特許
J-GLOBAL ID：200903044778952141
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
梅田 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平9-084788
公開番号（公開出願番号）：特開平10-283784
出願日： 1997年04月03日
公開日（公表日）： 1998年10月23日
要約：
【要約】 (修正有)【課題】 従来のエネルギー回収SRAMの内部バスを断熱的に駆動する方式では、トランスファゲートでは両端に電位差が生じた状態でONされ非断熱的電流が流れてエネルギー消費の原因となる。【解決手段】 ワード線と第1及び第2のビット線とを有し、1個のフリップフロップ回路と、第1及び第2のトランスファゲートトランジスタとからなるメモリセルを有し、前記第1及び第2のトランスファゲートトランジスタのゲート電極は共通にワード線に接続され、ドレイン電極はそれぞれのビット線に接続されている。前記第1のトランスファゲートトランジスタのソース電極と前記第2のトランスファゲートトランジスタの基板電極とは、前記フリップフロップ回路と第1の記憶ノードを介して接続され、この構成は、第2の記憶ノードに関し第1の記憶ノードと対称的になっている。
請求項（抜粋）：
ワード線と第1のビット線と第2のビット線とを有し、フリップフロップ回路と、第1のトランスファゲートトランジスタと、第2のトランスファゲートトランジスタとからなるメモリセルを有し、前記第1及び第2のトランスファゲートトランジスタのゲート電極は共通にワード線に接続され、前記第1のトランスファゲートトランジスタのドレイン電極は第1のビット線に接続され、前記第2のトランスファゲートトランジスタのドレイン電極は第2のビット線に接続され、前記第1のトランスファゲートトランジスタのソース電極と前記第2のトランスファゲートトランジスタの基板電極とは、前記フリップフロップ回路と第1の記憶ノードを介して接続され、前記第2のトランスファゲートトランジスタのソース電極と前記第1のトランスファゲートトランジスタの基板電極とは、前記フリップフロップ回路と第2の記憶ノードを介して接続されていることを特徴とする半導体記憶装置。
IPC (3件)：
G11C 11/412
, H01L 21/8244
, H01L 27/11
G11C 11/40 301
, H01L 27/10 381
