特許
J-GLOBAL ID：200903044843693035

半導体装置およびその製造方法

発明者：
山口 正一

山口 正一 について

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大村 一郎

大村 一郎 について

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齋藤 渉

齋藤 渉 について

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四戸 孝

四戸 孝 について

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大橋 弘通

大橋 弘通 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-099217
公開番号（公開出願番号）：特開2003-298053
出願日： 2002年04月01日
公開日（公表日）： 2003年10月17日
要約：
【要約】【課題】オン抵抗の低減化を図れる、n型ドリフト層とp型ドリフト層を用いたパワーMOSFETを実現すること。【解決手段】n型ドリフト層2、バリア絶縁膜3、p型ドリフト層4が交互に繰り返して配列された領域内に、MOSFET構造を構成するp型ベース層5、n型ソース層6、ゲート絶縁膜7およびゲート電極8を設ける。
請求項（抜粋）：
パワー半導体素子を含む半導体装置であって、前記パワー半導体素子は、第1導電型ドレイン層と、前記第1導電型ドレイン層に設けられた第1導電型ドリフト層および第2導電型ドリフト層と、第1導電型ドリフト層と第2導電型ドリフト層との間にこれらに接して設けられた絶縁膜と、前記第1導電型ドリフト層の表面に設けられた第1の第2導電型ベース層と、前記第1の第2導電型ベース層の表面に選択的に設けられた第1導電型ソース層と、前記第1導電型ソース層と前記第1導電型ドリフト層との間の前記第1の第2導電型ベース層上にゲート絶縁膜を介して設けられたゲート電極と、前記第2導電型ドリフト層の表面に設けられた第2の第2導電型ベース層と、前記第1導電型ドレイン層に設けられた第1の主電極と、前記第1導電型ソース層、前記第1の第2導電型ベース層および前記第2の第2導電型ベース層に設けられた第2の主電極とを具備してなることを特徴とする半導体装置。
IPC (10件)：
H01L 29/78 652 ,  H01L 29/78 ,  H01L 29/78 653 ,  H01L 29/78 656 ,  H01L 29/78 657 ,  H01L 21/336 ,  H01L 21/8234 ,  H01L 27/088 ,  H01L 29/786 ,  H01L 29/80
FI (18件)：
H01L 29/78 652 H ,  H01L 29/78 652 C ,  H01L 29/78 652 J ,  H01L 29/78 652 N ,  H01L 29/78 652 P ,  H01L 29/78 653 A ,  H01L 29/78 656 A ,  H01L 29/78 656 C ,  H01L 29/78 657 D ,  H01L 29/78 657 Z ,  H01L 29/78 658 G ,  H01L 29/78 658 F ,  H01L 29/78 658 A ,  H01L 29/78 658 E ,  H01L 29/78 616 S ,  H01L 29/78 622 ,  H01L 29/80 V ,  H01L 27/08 102 A
Fターム (23件)：
5F048AA05 ,  5F048AC06 ,  5F048BC02 ,  5F048BC03 ,  5F048BC07 ,  5F048BC12 ,  5F048BD07 ,  5F102FB01 ,  5F102GA01 ,  5F102GA13 ,  5F102GB01 ,  5F102GC08 ,  5F102GD04 ,  5F102GJ03 ,  5F102GL03 ,  5F102GR11 ,  5F110AA07 ,  5F110AA13 ,  5F110BB12 ,  5F110CC02 ,  5F110DD13 ,  5F110GG02 ,  5F110HM12
引用特許：
出願人引用 (3件) 審査官引用 (3件)

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