特許
J-GLOBAL ID：200903046143257431

絶縁ゲート型半導体装置

発明者：
船戸 紀秀

船戸 紀秀 について

, 
鈴木 一昭

鈴木 一昭 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 三好 秀和 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-252102
公開番号（公開出願番号）：特開平8-116049
出願日： 1994年10月18日
公開日（公表日）： 1996年05月07日
要約：
【要約】【目的】 ゲートに対するサージ電圧耐量の改善された新規な構造の絶縁ゲート型半導体装置を提供する。【構成】 第1主電極領域(ドレイン領域)となる第1の半導体領域10の上部に第2の半導体領域11を形成し、第2の半導体領域の表面に、第2の半導体領域とは反対導電型の第3の半導体領域19、第4の半導体領域12を形成し、第4の半導体領域12の内部に第2主電極領域(ソース領域)となる第5の半導体領域を形成した絶縁ゲート型半導体装置であって、第2の半導体領域の中央部付近は第3の半導体領域を設けず、その上に酸化膜15を介して、ゲート抵抗16を構成する。
請求項（抜粋）：
第1主電極領域となる第1導電型高不純物密度の第1の半導体領域と、該第1の半導体領域の上部に形成された第1導電型の第2の半導体領域と、該第2の半導体領域の表面の所定の部分に設けられた第2導電型の第3の半導体領域および複数の第4の半導体領域と、該第4の半導体領域の表面に設けられた第2主電極領域となる第1導電型高不純物密度の第5の半導体領域と、該第3および第4の半導体領域の上部、複数の第4の半導体領域の相互の間および第3の半導体領域と第4の半導体領域の間の該第2の半導体領域の上部に設けられたゲート絶縁膜と、その上部に設けられたゲート電極と、該第2の半導体領域の表面部分であって、該第3および第4の半導体領域の形成されていない部分の表面に形成されたゲート抵抗下酸化膜と、該ゲート抵抗下酸化膜の上部に形成されたゲート抵抗とを少なく共具備し、ゲート電圧が該ゲート抵抗を介して該ゲート電極に印加されることを特徴とする絶縁ゲート型半導体装置。
引用特許：
審査官引用 (4件)
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