半導体装置及びその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：丸山隆夫
公報種別：公開公報
出願番号（国際出願番号）：特願平10-081455
公開番号（公開出願番号）：特開平11-284068
出願日： 1998年03月27日
公開日（公表日）： 1999年10月15日
要約：

【要約】【課題】ボイドの発生を防ぎ、配線間のショートを防止する。【解決手段】素子11を含む半導体基板10と、この上に形成されている第1のシリコン酸化膜12と、この上に形成されているシリコン窒化膜13と、この上に形成されている第2のシリコン酸化膜14と、コンタクトホール用のフォトレジストをマスクとしてドライエッチングにより形成されているコンタクトホール16と、配線溝用のフォトレジストをマスクとしてエッチングにより形成されている配線溝18と、コンタクトホール16および配線溝18に埋め込まれている金属配線20、21とを有している。コンタクトホール16の上端のエッジ部分は配線溝用のフォトレジストをマスクとしてエッチングにより削除されていることにより、ボイドの発生を防ぎ、配線間のショートを防止することができる。

請求項（抜粋）：

トランジスタ等の素子を含む半導体基板と、該半導体基板の上に形成されている第1のシリコン酸化膜と、該第1のシリコン酸化膜の上に形成されているシリコン窒化膜と、該シリコン窒化膜の上に形成されている第2のシリコン酸化膜と、コンタクトホール用のフォトレジストをマスクとしてドライエッチングにより形成されているコンタクトホールと、配線溝用のフォトレジストをマスクとしてエッチングにより形成されている配線溝と、前記コンタクトホールおよび前記配線溝に埋め込まれている金属配線とを有し、前記コンタクトホールの上端のエッジ部分は、前記配線溝用のフォトレジストをマスクとしてエッチングにより削除されていることを特徴とする半導体装置。

IPC (2件)：

H01L 21/768 , H01L 21/3065

FI (3件)：

H01L 21/90 A , H01L 21/302 M , H01L 21/90 M

引用特許：

審査官引用 (4件)

半導体装置及びその製造方法
公報種別：公開公報出願番号：特願平6-147677 出願人：株式会社東芝
特開平3-154331
半導体装置とその製造方法
公報種別：公開公報出願番号：特願平7-236624 出願人：株式会社東芝

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