特許
J-GLOBAL ID：200903046337681129
分離素子を不要としたMRAM
発明者：
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出願人/特許権者：
代理人 (5件)：
社本 一夫
, 増井 忠弐
, 小林 泰
, 千葉 昭男
, 富田 博行
公報種別：公表公報
出願番号（国際出願番号）：特願2003-562942
公開番号（公開出願番号）：特表2005-520271
出願日： 2003年01月09日
公開日（公表日）： 2005年07月07日
要約：
分離素子のない磁気抵抗ランダム・アクセス・メモリ・アーキテクチャ(10)は、複数の不揮発性磁気抵抗エレメントのデータ列を含む。基準列(12)は、データ列に隣接して配置されている不揮発性磁気抵抗エレメントを含む。各列は、電流伝達部(16〜20)に接続されている。選択されたデータ電流伝達部および基準電流伝達部(20)は、差動アンプ(65〜68)の入力に接続され、データ電圧を基準電圧と差動的に比較する。電流伝達部は、データおよび基準ビットラインの端部に直接接続されている。この具体的な構成によって、電流伝達部を同じ電圧にクランプすることができ、スニーク回路を減少または排除し、漏れ電流を大幅に低減する。
請求項（抜粋）：
分離素子のない磁気抵抗ランダム・アクセス・メモリ・アーキテクチャであって、
関連する列ビットラインと複数の離間したディジットラインとを各々含む、複数のデータ列であって、該複数のデータ列の各々が、各々RmaxおよびRmin状態の一方にプログラム可能であり、内部に情報を格納するように接続されている第1の複数の不揮発性磁気抵抗エレメントを含み、前記データ列の各々における前記第1の複数の不揮発性磁気抵抗エレメントが、各々、一端において前記関連する列ビットラインに接続され、他端において、前記複数のディジット・ラインの内1本のディジットラインに、それぞれ接続されている、前記複数のデータ列と、
前記データ列に隣接して配置された第2の複数の不揮発性磁気抵抗エレメントを含む基準列であって、前記第2複数の不揮発性磁気抵抗エレメントに結合されている関連する基準ビットラインを有する前記基準列と、
複数のデータ電流伝達回路であって、各1つが前記関連する列ビットラインの各々に結合されており、各データ電流伝達回路が出力端子を有する、前記複数のデータ電流伝達回路と、
前記基準ビットラインに結合され、かつ出力端子を有する基準電流伝達回路と、
第1および第2入力を有する差動アンプと、
前記複数のデータ電流伝達回路から選択された1つの出力端子を前記差動アンプの第1入力に結合し、前記基準電流伝達回路の出力端子を前記差動アンプの第2入力に結合し、前記複数のデータ電流伝達回路から選択された1つから発生するデータ電圧を、前記基準電流伝達回路から発生する基準電圧と比較し、データ出力信号を提供する選択回路と、
を備えている磁気抵抗ランダム・アクセス・メモリ・アーキテクチャ。
IPC (3件)：
G11C11/15
, H01L27/105
, H01L43/08
G11C11/15 150
, G11C11/15 110
, H01L43/08 Z
, H01L27/10 447
5F083FZ10
, 5F083GA01
, 5F083GA06
, 5F083GA09
, 5F083LA03
, 5F083LA04
, 5F083LA05
, 5F083LA07
, 5F083LA12
