特許
J-GLOBAL ID：200903046509230329
不揮発性半導体メモリ装置の昇圧回路
発明者：
出願人/特許権者：
代理人 (1件)：
青山 葆 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-054264
公開番号（公開出願番号）：特開2002-261239
出願日： 2001年02月28日
公開日（公表日）： 2002年09月13日
要約：
【要約】【課題】 2段積みキャパシタの中間ノードがチャージアップされないようにする。【解決手段】 p-MOSトランジスタ38は、中間ノード5に接続されている。レベルシフタ39は、入力信号Resetに基づく出力信号hresetbをp-MOSトランジスタ38のゲートに供給する。そして、ポンプ動作開始までの初期状態では信号Resetを「H」にしてp-MOSトランジスタ38をオンする。こうして、中間ノード5の正の電荷はp-MOSトランジスタ38を介して、負の電荷はp-MOSトランジスタ38のN-ウェルを介してディスチャージすることによって、中間ノード5の電位を約0.7V程度にする。したがって、ポンプ動作が開始してp-MOSトランジスタ38がオフされても、上記キャパシタC4a,C4b夫々に印加される最大電圧は4Vであり、キャパシタ絶縁膜の耐圧を越えることを防止できる。
請求項（抜粋）：
複数のキャパシタを有すると共に、書き込み動作時および消去動作時に電源電圧とは異なる電圧を生成して不揮発性半導体メモリ装置に供給する不揮発性半導体メモリ装置の昇圧回路において、上記各キャパシタのうち、夫々のキャパシタを構成する絶縁膜の耐圧を超過するような高電界が印加されるキャパシタは、互いに直列に接続された2以上の部分キャパシタで構成されており、上記各部分キャパシタの間に接続されたトランジスタ素子と、上記不揮発性半導体メモリ装置が非動作状態の場合には、上記トランジスタ素子をオンさせる一方、動作状態の場合には上記トランジスタ素子をオフさせる制御手段を備えたことを特徴とする不揮発性半導体メモリ装置の昇圧回路。
IPC (3件)：
H01L 27/04
, H01L 21/822
, G11C 16/06
H01L 27/04 H
, G11C 17/00 632 A
, G11C 17/00 632 B
, H01L 27/04 G
, H01L 27/04 C
5B025AA03
, 5B025AB01
, 5B025AC01
, 5B025AD10
, 5B025AE08
, 5F038AC05
, 5F038AC14
, 5F038BG03
, 5F038BH03
, 5F038BH07
, 5F038BH15
, 5F038DF05
, 5F038EZ20
