半導体装置およびその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：前田実
公報種別：公開公報
出願番号（国際出願番号）：特願平9-017032
公開番号（公開出願番号）：特開平10-214951
出願日： 1997年01月30日
公開日（公表日）： 1998年08月11日
要約：

【要約】【課題】ゲートの異常酸化を防止して素子特性の向上を図る。【解決手段】 P型Si基板100のメモリセル領域104に、ポリシリコン膜110と絶縁膜111とを形成し、さらに全面にポリサイド膜(ポリシリコン膜113とWSix 膜114)とを形成する。次に、MOS領域105、106のポリサイド膜をパターニングしてMOSゲートを形成する。次に(f)でホトレジスト112をマスクにしてメモリセル領域104のポリサイド膜と絶縁膜111とポリシリコン膜110とをエッチングし、スタックゲート123を形成する。次に(g)で熱酸化によりマスク酸化膜150を形成し、スタックゲート123、MOSゲート117、118の表面を覆う。次に(h)で全面にLP-TEOS膜121を形成する。このとき、WSix 膜114の露出表面はマスク酸化膜150で覆われているので、WSix 膜114が異常酸化されることはない。

請求項（抜粋）：

不揮発性のメモリセルおよびMOSトランジスタを混載する半導体装置において、第1の導電膜、絶縁膜、および第2の導電膜からなるゲートを有する前記メモリセルと、導電膜からなるゲートを有する前記MOSトランジスタと、前記メモリセルおよびMOSトランジスタのゲート上に形成された熱酸化膜と、前記熱酸化膜上に形成されたTEOS膜とを有することを特徴とする半導体装置。

IPC (9件)：

H01L 27/115 , H01L 21/28 301 , H01L 21/8238 , H01L 27/092 , H01L 29/43 , H01L 29/78 , H01L 21/8247 , H01L 29/788 , H01L 29/792

FI (6件)：

H01L 27/10 434 , H01L 21/28 301 D , H01L 27/08 321 D , H01L 29/62 G , H01L 29/78 301 G , H01L 29/78 371

引用特許：

審査官引用 (7件)

特開平4-334067
メモリセルのアレイを含む電気的にプログラム可能な読出し専用メモリ装置をシリコン基板に製造する方法
公報種別：公開公報出願番号：特願平4-352930 出願人：インテル・コーポレーション
特開平4-065170

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