特許
J-GLOBAL ID：200903046740630879
半導体設計方法、装置、およびプログラム
発明者：
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出願人/特許権者：
代理人 (1件)：
服部 毅巖
公報種別：公開公報
出願番号（国際出願番号）：特願2008-002689
公開番号（公開出願番号）：特開2009-163645
出願日： 2008年01月10日
公開日（公表日）： 2009年07月23日
要約：
【課題】電源遮断からの復帰時間が短く、かつ回路規模が抑制されたパワードメインを設計する。【解決手段】回路挿入位置抽出部13は、パワードメインの出力側境界からN段目のFFと(N-1)段目のFFとの間の信号経路において、出力の分岐点をノードとして定義し、この定義に基づくノードモデルにおいて、N段目の各FFから(N-1)段目の各FFまでのすべての信号経路上のノードの数が同じになるようにノードを追加して、ノードモデルを更新する。そして、更新したノードモデルにおいて、N段目または(N-1)段目の各FFから見て同じノード段数となる位置に配置されたノードをカウントし、ノードの数が最も少ないノード段数に対応するノードの出力側を、電源遮断時にその直前の入力信号値を保持する機能を備えたデータラッチ回路を挿入する位置として抽出する。【選択図】図1
請求項（抜粋）：
半導体集積装置内のパワードメインにおける回路配置を適正化するための半導体設計方法において、
ノードモデル生成部が、前記パワードメインの回路設計情報に基づき、前記パワードメインの出力側境界から数えてN段目(ただし、Nは2以上の整数)のフリップフロップ回路と、(N-1)段目のフリップフロップ回路との間の信号経路において、出力の分岐点をノードとして定義したノードモデルを生成するノードモデル生成ステップと、
ノード数調整部が、生成された前記ノードモデルにおいて、N段目の各フリップフロップ回路から(N-1)段目の各フリップフロップ回路までのすべての信号経路上の前記ノードの数が同じになるように、前記ノードを追加して前記ノードモデルを更新するノード数調整ステップと、
回路挿入位置抽出部が、更新された前記ノードモデルにおいて、N段目または(N-1)段目の各フリップフロップ回路から見て同じノード段数となる位置に配置された前記ノードをカウントし、前記ノードの数が最も少ない前記ノード段数に対応する前記ノードの出力側を、前記パワードメインの電源遮断時にその直前の入力データをラッチするデータラッチ回路を挿入する位置として抽出する回路挿入位置抽出ステップと、
を含むことを特徴とする半導体設計方法。
IPC (3件)：
G06F 17/50
, H01L 21/82
, H03K 19/00
G06F17/50 654M
, H01L21/82 S
, H01L21/82 C
, H03K19/00 D
5B046AA08
, 5B046BA02
, 5B046BA03
, 5F064BB07
, 5F064BB19
, 5F064BB37
, 5F064FF08
, 5F064FF36
, 5F064FF52
, 5F064HH01
, 5F064HH06
, 5F064HH11
, 5J056BB57
, 5J056CC03
, 5J056CC14
, 5J056HH00
, 5J056HH03
