特許
J-GLOBAL ID：200903046770287079

半導体記憶装置

発明者：
新居 浩二

新居 浩二 について

, 
岡田 義紀

岡田 義紀 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (1件)： 酒井 宏明
公報種別：公開公報
出願番号（国際出願番号）：特願2000-253078
公開番号（公開出願番号）：特開2002-074964
出願日： 2000年08月23日
公開日（公表日）： 2002年03月15日
要約：
【要約】【課題】 SRAMメモリセルにソフトエラー対策を施した半導体記憶装置を得ること。【解決手段】 NMOSトランジスタNM1とPMOSトランジスタPM1により構成されるインバータINV1と、NMOSトランジスタNM2とPMOSトランジスタPM2により構成されるインバータINV2との相補接続によって、SRAMのメモリセルを構成し、記憶ノードNAにPMOSトランジスタP1のドレインとPMOSトランジスタP2のゲートを接続し、記憶ノードNBにPMOSトランジスタP2のドレインとPMOSトランジスタP1のゲートを接続する。これにより、それらPMOSトランジスタのゲート容量分とドレイン容量分の容量値を記憶ノードNAおよびNBに付加する。
請求項（抜粋）：
ソースが接地線に接続された第1のNMOSトランジスタと、ソースが接地線に接続され、ドレインが前記第1のNMOSトランジスタのゲートに接続されてその接続点を第1のノードとし、ゲートが前記第1のNMOSトランジスタのドレインに接続されてその接続点を第2のノードとした第2のNMOSトランジスタと、ドレインが前記第1のノードに接続され、ゲートが前記第2のノードに接続された第1のPMOSトランジスタと、ドレインが前記第2のノードに接続され、ゲートが前記第1のノードに接続された第2のPMOSトランジスタと、を備えたことを特徴とする半導体記憶装置。
IPC (3件)：
G11C 11/41 ,  H01L 21/8244 ,  H01L 27/11
FI (2件)：
G11C 11/40 D ,  H01L 27/10 381
Fターム (6件)：
5B015JJ13 ,  5B015KA13 ,  5B015QQ00 ,  5F083BS50 ,  5F083GA18 ,  5F083LA01
引用特許：
審査官引用 (2件)
  • 信号事象アップセットが強化されたメモリセル
    公報種別：公開公報   出願番号：特願平4-166074   出願人：テキサスインスツルメンツインコーポレイテツド
  • 記憶セル
    公報種別：公開公報   出願番号：特願平6-049989   出願人：インターナショナル・ビジネス・マシーンズ・コーポレイション

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