特許
J-GLOBAL ID：200903046834119361

半導体装置およびその製造方法

発明者：
佐甲 隆

佐甲 隆 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 尾身 祐助
公報種別：公開公報
出願番号（国際出願番号）：特願平6-232286
公開番号（公開出願番号）：特開平8-078519
出願日： 1994年09月01日
公開日（公表日）： 1996年03月22日
要約：
【要約】【目的】 プラグと配線間の接続抵抗の低減化。配線の低抵抗化。【構成】 拡散層領域2を有するシリコン基板1上に層間絶縁膜3、ポリシリコン膜4、シリコン酸化膜5を堆積し、フォトレジスト6をマスクにエッチングしてコンタクト孔7を形成する〔図1(a)〕。リンドープポリシリコン膜8を成膜し〔図1(b)〕、エッチバックしてポリシリコンプラグ9を形成する〔図1(c)〕。シリコン酸化膜5を除去し、フォトレジスト10をマスクにしてポリシリコン膜4をパターニングする〔図1(d)〕。チタン膜11を堆積し〔図1(e)〕、シリサイド化を行ってチタンシリサイド膜12を形成した後、不要のチタンを除去する〔図1(f)〕。
請求項（抜粋）：
下層の導電層と上層の配線層とが層間絶縁膜を介して配置され、両者間が層間絶縁膜内に設けられた導電体プラグを介して接続されている半導体装置において、前記導電体プラグの一部が前記層間絶縁膜の上表面より突出しており、かつ、その突出部の側面および上表面が前記配線層と接触していることを特徴とする半導体装置。
引用特許：
審査官引用 (2件)

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