特許

J-GLOBAL ID：200903046964144244

多層回路基板におけるビア形成方法

発明者： 谷 元昭 ,  林 伸之 ,  町田 裕幸
出願人/特許権者： 富士通株式会社
代理人 (1件)： 吉田 稔 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-086120
公開番号（公開出願番号）：特開2002-290048
出願日： 2001年03月23日
公開日（公表日）： 2002年10月04日
要約：

【要約】【課題】 ビア形成工程に要する時間を短縮可能であり、多層回路基板における配線構造の高密度化に寄与することができるビア形成方法を提供すること。【解決手段】 多層回路基板におけるビア形成方法において、導体層が設けられた回路配線面にフォトレジストを積層する工程と、上記フォトレジストに対して、露光および現像により、上記導体層の一部が露出するように開口部を形成する工程と、上記開口部に導電性ペーストを充填し、上記開口部によって外郭が規定されるビアポストを形成する工程と、上記フォトレジストを除去する工程とを含むこととした。

請求項（抜粋）：

導体層が設けられた回路配線面にフォトレジストを積層する工程と、上記フォトレジストに対して、露光および現像により、上記導体層の一部が露出するように開口部を形成する工程と、上記開口部に導電性ペーストを充填し、上記開口部によって外郭が規定されるビアポストを形成する工程と、上記フォトレジストを除去する工程と、を含むことを特徴とする多層回路基板におけるビア形成方法。

IPC (2件)：

H05K 3/46 ,  H05K 3/40

FI (3件)：

H05K 3/46 N ,  H05K 3/46 B ,  H05K 3/40 K

Fターム (13件)：

5E317AA24 ,  5E317BB01 ,  5E317BB14 ,  5E317GG16 ,  5E346AA32 ,  5E346AA43 ,  5E346CC08 ,  5E346CC39 ,  5E346DD46 ,  5E346EE32 ,  5E346FF18 ,  5E346FF24 ,  5E346HH32

引用特許：

審査官引用 (3件)

• 導体パターンの形成方法
  公報種別：公開公報   出願番号：特願平6-129303   出願人：住友金属工業株式会社, 株式会社住友金属セラミックス
• 多層回路の製造法
  公報種別：公開公報   出願番号：特願平6-231783   出願人：ロジヤーズ・コーポレイシヨン
• 多層基板の製造方法
  公報種別：公開公報   出願番号：特願平11-056536   出願人：双信電機株式会社