特許
J-GLOBAL ID：200903047258008920

半導体装置の製造方法

発明者：
岡本 裕

岡本 裕 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 小池 晃 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-092838
公開番号（公開出願番号）：特開平8-288295
出願日： 1995年04月18日
公開日（公表日）： 1996年11月01日
要約：
【要約】【構成】 所定の配線パターン6が形成されてなるウェハに対し、全面に亘ってサイドウォール形成用絶縁膜を成膜し、配線パターン6が相対的に疎に配置されている周辺回路部9上に、配線パターン6を重複しない所定パターンを有するレジストマスクを形成してから、前記サイドウォール形成用絶縁膜を異方性エッチングすることにより、配線パターン6の側壁にサイドウォール12を形成すると同時にダミーパターン13を形成する。その後、レジストマスクを除去し、ウェハ全面に亘って平坦化絶縁膜17を形成する。【効果】 配線パターン6の粗密による平坦化絶縁膜17の段差を解消できる。また、ダミーパターン13を形成するために大幅な工程増を伴わない。したがって、段差のない平坦化絶縁膜17が形成された、信頼性の高い半導体装置を、低コストに歩留まりよく製造することが可能となる。
請求項（抜粋）：
基体上に所定の配線パターンを形成する工程と、前記基体の全面に絶縁膜を成膜する工程と、前記配線パターンが相対的に疎に配置されている領域における前記絶縁膜上に、該配線パターンと重複しない所定パターンを有するレジストマスクする工程と、前記絶縁膜の異方性エッチングを行うことによって、前記配線パターンの側壁にサイドウォールを形成すると同時に、前記配線パターンが相対的に疎に配置されている領域にダミーパターンを形成する工程と、前記レジストマスクを除去する工程と、前記基体の全面に平坦化絶縁膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
IPC (7件)：
H01L 21/3213 ,  H01L 21/3205 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 21/8234 ,  H01L 27/088 ,  H01L 29/43
FI (5件)：
H01L 21/88 C ,  H01L 21/88 K ,  H01L 27/04 D ,  H01L 27/08 102 D ,  H01L 29/62 G
引用特許：
審査官引用 (4件)
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