特許
J-GLOBAL ID：200903047288740650

連想メモリ

発明者：
脇本 良則

脇本 良則 について

, 
石田 芳弘

石田 芳弘 について


出願人/特許権者：
川崎マイクロエレクトロニクス株式会社

川崎マイクロエレクトロニクス株式会社 について


代理人 (2件)： 渡辺 望稔 ,  三和 晴子
公報種別：公開公報
出願番号（国際出願番号）：特願2003-055553
公開番号（公開出願番号）：特開2004-265528
出願日： 2003年03月03日
公開日（公表日）： 2004年09月24日
要約：
【課題】構成の異なる複数の連想メモリを使用するシステムにおいて、コスト的に無駄がなく、制御しやすい連想メモリを提供する。【解決手段】本発明の連想メモリは、各々異なる構成に設定可能な複数の物理バンクに分割された連想メモリアレイと、論理バンクの構成に応じて、対応付けられている各々の物理バンクの構成を設定し、制御する論理・物理信号変換回路と、論理バンクに対応する各々の物理バンクに対して検索が行われると、あらかじめ設定されている優先順位に従って、各々の物理バンクから出力される検索結果を順次出力するプライオリティ回路と、複数の連想メモリをカスケード接続して使用する場合に、プライオリティ回路から出力される連想メモリの検索結果と、上位の連想メモリから供給される検索結果との論理をとって、その演算結果を下位の連想メモリに順次伝達するカスケード制御回路とを備えている。【選択図】図1
請求項（抜粋）：
複数の物理バンクに分割され、各々の前記物理バンクを異なる構成に設定可能に構成された連想メモリアレイと、 論理バンクの構成に応じて、当該論理バンクに対応付けられている前記連想メモリアレイの各々の物理バンクの構成を設定し、各々の前記物理バンクを制御する論理・物理信号変換回路と、 前記論理バンクに対応する各々の前記物理バンクに対して検索が行われると、あらかじめ設定されている優先順位に従って、各々の前記物理バンクから出力される検索結果を順次出力するプライオリティ回路と、 複数の連想メモリをカスケード接続して使用する場合に、前記プライオリティ回路から出力される当該連想メモリの検索結果と、上位の連想メモリから供給される検索結果との論理をとって、その演算結果を下位の連想メモリに順次伝達するカスケード制御回路とを備えていることを特徴とする連想メモリ。
IPC (1件)：
G11C15/04
FI (2件)：
G11C15/04 631D ,  G11C15/04 631Z
引用特許：
審査官引用 (4件)
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