特許
J-GLOBAL ID：200903047439811090

様々なDRAMバンクサイズと複数のインターリービング機構とをサポートする高速でコンパクトなアドレスビット経路指定機構

発明者：
アヌラグ・ガプタ

アヌラグ・ガプタ について

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スコット・ピケスリー

スコット・ピケスリー について


出願人/特許権者：
ヒューレット・パッカード・カンパニー

ヒューレット・パッカード・カンパニー について


代理人 (1件)： 古谷 馨 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-303740
公開番号（公開出願番号）：特開平11-265315
出願日： 1998年10月26日
公開日（公表日）： 1999年09月28日
要約：
【要約】【課題】 様々なメモリサイス ゙及びインターリーヒ ゙ンク ゙機構をサホ ゚ート可能なアト ゙レス経路指定機構を提供すること。【解決手段】 一実施例では、フ ゚ロセッサから提供されるアト ゙レスヒ ゙ットを任意のハ ゙ンク、行、又は列ヒ ゙ットへ経路指定可能であり、任意のランクヒ ゙ットを生成するために利用可能である。該実施例は、任意のタイフ ゚のインターリーヒ ゙ンク ゙機構並びに多種多様なDRAMチッフ ゚から構成されたメモリモシ ゙ュールをサホ ゚ートする。別の実施態様は、縮小された経路指定機能を用いてランクヒ ゙ットを生成し、アト ゙レスヒ ゙ットをハ ゙ンク、行、又は列ヒ ゙ットのサフ ゙セットへ経路指定して経路指定機能のエンコート ゙に4ヒ ゙ット以上を必要としないようにする。第2の実施態様は、マルチキャッシュラインインターリーヒ ゙ンク ゙、キャッシュ効果インターリーヒ ゙ンク ゙、及びDRAMヘ ゚ーシ ゙インターリーヒ ゙ンク ゙をサホ ゚ートするものとなる。第2実施例は広範囲にわたるDRAM構成をサホ ゚ートする。該実施態様では2ヒ ゙ット程度の小さなDRAMチッフ ゚と1キ ゙カ ゙ヒ ゙ット程度の大きなSDRAMとから構成されるメモリモシ ゙ュールがサホ ゚ートされる。
請求項（抜粋）：
マルチキャッシュラインインターリービングを実施するコンピュータシステムであって、メモリアクセスを容易にするようMビットアドレスを生成するプロセッサであって、該Mビットアドレスのアドレスビットが、最下位の0ビットアドレスから最上位のM-1アドレスビットまで昇順に配列されたものである、プロセッサと、Hデータビット幅を有しており、バンクビット、行ビット、及びL列ビットを介してアドレス指定される、メインメモリ装置と、前記プロセッサに接続され、及びメインメモリ装置の内容のサブセットを保持する、キャッシュメモリであって、一連のキャッシュラインに構成されており、その各キャッシュラインがQの最下位アドレスビットにより表される、キャッシュメモリと、前記メインメモリ装置と前記キャッシュメモリとの間に接続されたメモリコントローラであって、該メインメモリ装置により必要とされるバンク、行、及び列ビットをアドレスから生成し、H-1アドレスビットよりも上位でQ+1アドレスビットよりも下位の各アドレスビットが列ビットにマッピングされ、Qアドレスビットよりも上位でH+L-1アドレスビットより下位の1つまたは2つ以上のアドレスビットを用いて1つ又は2つ以上のバンクビットからなる第1のバンクビットセットが生成され、Qアドレスビットよりも上位でH+Lアドレスビットよりも下位の1つ又は2つ以上のアドレスビットが列ビットにマッピングされるようにする、メモリコントローラとを備えていることを特徴とする、コンピュータシステム。
IPC (3件)：
G06F 12/06 515 ,  G06F 12/02 590 ,  G11C 7/00 311
FI (3件)：
G06F 12/06 515 A ,  G06F 12/02 590 A ,  G11C 7/00 311 A
引用特許：
審査官引用 (4件)
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