半導体記憶装置

発明者： ,
出願人/特許権者： ,
代理人 (1件)：柿本恭成
公報種別：公開公報
出願番号（国際出願番号）：特願平9-140767
公開番号（公開出願番号）：特開平10-334663
出願日： 1997年05月30日
公開日（公表日）： 1998年12月18日
要約：

【要約】【課題】 2バンク構成のメモリの読出しデータバスを共有化して小形化を図り、かつアクセス速度の低下しない半導体記憶装置を提供する。【解決手段】バンクBK1が選択されると、ブロック選択信号EQB1が“L”となり、MOS24はオンになってノードN20が接地電位GNDになり、バンクBK1のセンスアンプ13が動作して、メモリセル11iのデータがMOS21a,21bのゲートに与えられる。選択読出し信号RCL1が“H”となるので、MOS22a,22bはオンとなり、読出されたデータに応じた電位が読出しデータバス/RB,RBに出力される。一方、非選択のバンクBK0では、MOS23はオン、MOS24はオフとなり、ノードN20が電源電位VCCになり、センスアンプ13の出力側は、ほぼ電源電位VCCにプリチャージされ、選択されたときに直ちにデータの読出しが可能な状態にスタンバイされる。

請求項（抜粋）：

2本のビット線が平行に配置された第1のビット線対、前記第1のビット線対に直交して配置された複数のワード線からなる第1のワード線群、前記第1のビット線対と前記第1のワード線群との各交叉箇所に設けられ、該第1のワード線群の内の1つのワード線によって選択されたときに該第1のビット線対に与えられ電位を保持するとともに、該保持した電位を該第1のビット線対に出力する複数のメモリセルからなる第1のメモリセル群、及び第1の指定信号によって指定された時に、前記第1のメモリセル群の内の選択されたメモリセルから前記第1のビット線対に出力された電位を増幅して、相補的な第1及び第2のセンス信号を出力する第1のセンスアンプを有する第1の記憶手段と、2本のビット線が平行に配置された第2のビット線対、前記第2のビット線対に直交して配置された複数のワード線からなる第2のワード線群、前記第2のビット線対と前記第2のワード線群との各交叉箇所に設けられ、該第2のワード線群の内の1つのワード線によって選択されたときに該第2のビット線対に与えられ電位を保持するとともに、該保持した電位を該第2のビット線対に出力する複数のメモリセルからなる第2のメモリセル群、及び前記第1の指定信号とは重複しないタイミングの第2の指定信号によって指定された時に、前記第2のメモリセル群の内の選択されたメモリセルから前記第2のビット線対に出力された電位を増幅して、相補的な第3及び第4のセンス信号を出力する第2のセンスアンプを有する第2の記憶手段と、前記第1の指定信号によって指定されたときに、前記第1及び第2のセンス信号によって相補的に制御され、第1のノード及び第2のノードに対して該第1及び第2のセンス信号に対応する電位をそれぞれ出力するとともに、該第1の指定信号によって指定されていないときには、該第1及び第2のノードとの間が切断状態となる第1の出力制御手段と、前記第2の指定信号によって指定されたときに、前記第3及び第4のセンス信号によって相補的に制御され、第3のノード及び第4のノードに対して該第3及び第4のセンス信号に対応する電位をそれぞれ出力するとともに、該第2の指定信号によって指定されていないときには、該第3及び第4のノードとの間が切断状態となる第2の出力制御手段と、前記第1のノードと前記第3のノードとに共通接続された第1のデータバス、及び前記第2のノードと前記第4のノードとに共通接続された第2のデータバスを有するデータバス対と、前記データバス対に接続され、該データバス対と前記第1及び第2の出力制御手段との間が切断状態となっている時には、該データバス対を所定の電位に保持するプリチャージ手段と、前記データバス対に接続され、前記第1の出力制御手段から前記第1及び第2のノードに出力された電位、または前記第2の出力制御手段から前記第3及び第4のノードに出力された電位を検出して、読出しデータを出力する読出し手段とを、備えたことを特徴とする半導体記憶装置。

IPC (2件)：

G11C 11/409 , G11C 11/401

FI (2件)：

G11C 11/34 354 R , G11C 11/34 362 H

引用特許：

審査官引用 (4件)

ダイナミツクRAMの読み出し回路
公報種別：公開公報出願番号：特願平3-312078 出願人：松下電器産業株式会社
特開平4-286794
半導体メモリ回路
公報種別：公開公報出願番号：特願平4-143879 出願人：日本電気株式会社

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