半導体装置及びその製造方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：前田弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-300295
公開番号（公開出願番号）：特開平10-144811
出願日： 1996年11月12日
公開日（公表日）： 1998年05月29日
要約：

【要約】【課題】 DMOSFETにおいて、半導体装置の製造に要するコストを増大することなくドレイン領域の抵抗を低減し、オン抵抗を低減した優れた半導体装置及びその製造方法を提供する。【解決手段】半導体基板1上のDMOSFET形成領域Rdmos上にドレイン層2を形成し、PNPバイポーラトランジスタ形成領域Rbpnp上に分離層3及びコレクタ層4を形成する。次に、DMOSFETのドレインオフセット層6とバイポーラトランジスタの真性ベース層7とを共通の不純物注入工程によって形成する。その後、DMOSFETのソース層を形成し、ドレインオフセット層6で囲まれる領域にドレインコンタクト層を形成する。ドレインオフセット層6を形成するための工程を別途設けることなく、オン抵抗の小さいかつドレイン耐圧の高いDMOSFETをバイポーラトランジスタと共に形成する。

請求項（抜粋）：

半導体基板上に少なくとも1つのDMOSFETとバイポーラトランジスタを搭載した半導体装置において、上記DMOSFETは、上記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、少なくとも上記ゲート電極の下方の領域を含む上記半導体基板内の領域に形成され低濃度の第1導電型不純物を含むドレイン層と、上記ゲート電極の一方の側方に位置する上記半導体基板内の領域に形成され高濃度の第1導電型不純物を含むソース層と、上記ドレイン領域で囲まれる領域内で上記ゲート電極の他方の側方に位置しかつ上記ゲート電極とは離れた領域に形成され上記ドレイン層よりも高濃度の第1導電型不純物を含むドレインオフセット層と、上記ドレインオフセット層で囲まれる領域に形成され上記ドレインオフセット層よりも高濃度の第1導電型不純物を含むドレインコンタクト層と、上記ソース層を囲み上記半導体基板の表面付近の領域で上記ゲート電極の下方領域の一部にまで達し、かつ上記ドレインコンタクト層とは上記ドレイン層を挟んで所定距離だけ離れるように形成されたしきい値制御レベルの第2導電型不純物を含むボディ層とを備え、上記バイポーラトランジスタは、第2導電型不純物を含むコレクタ層と、上記コレクタ層で囲まれる領域に形成され第1導電型不純物を含むベース層と、上記ベース層で囲まれる領域に形成され第2導電型不純物を含むエミッタ層とを備えていて、上記DMOSFETのドレインオフセット層と上記バイポーラトランジスタのベース層とは、同時に導入された第1導電型不純物を含んでいることを特徴とする半導体装置。

IPC (3件)：

H01L 21/8249 , H01L 27/06 , H01L 29/78

FI (2件)：

H01L 27/06 321 C , H01L 29/78 656 C

引用特許：

審査官引用 (8件)

半導体装置の製造方法
公報種別：公開公報出願番号：特願平6-110621 出願人：富士電機株式会社
特開昭60-137055
特開昭60-137055

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