特許
J-GLOBAL ID：200903048126445332

半導体装置の製造方法

発明者：
三好 康介

三好 康介 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 藤巻 正憲
公報種別：公開公報
出願番号（国際出願番号）：特願平10-280354
公開番号（公開出願番号）：特開2000-114265
出願日： 1998年10月01日
公開日（公表日）： 2000年04月21日
要約：
【要約】【課題】 重金属の再放出及び注入欠陥の素子活性領域への成長を防止してゲッタリングの効率を向上させることができる半導体装置の製造方法を提供する。【解決手段】 複数の素子が形成される半導体基板1の複数の前記素子同士を分離する素子分離領域にイオン注入を行った後、半導体基板1を第1の熱処理温度の非酸化性雰囲気中で熱処理することにより前記素子分離領域に結晶欠陥を形成する。次に、半導体基板1を前記第1の熱処理温度より低い第2の熱処理温度で熱処理することにより前記素子分離領域に素子分離酸化膜9を形成する。そして、前記イオン注入の際の投影飛程をRp、素子分離酸化膜9の厚さをtとしたとき、数式Rp<0.45×tが成り立つ。
請求項（抜粋）：
複数の素子が形成される半導体基板の複数の前記素子同士を分離する素子分離領域にイオン注入を行う工程と、前記半導体基板を第1の熱処理温度の非酸化性雰囲気中で熱処理することにより前記素子分離領域に結晶欠陥を形成する工程と、前記半導体基板を前記第1の熱処理温度より低い第2の熱処理温度で熱処理することにより前記素子分離領域に素子分離酸化膜を形成する工程と、を有し、前記イオン注入の際の投影飛程をRp、前記素子分離酸化膜の厚さをtとしたとき、数式Rp<0.45×tが成り立つことを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 21/322 ,  H01L 21/76 ,  H01L 21/316
FI (3件)：
H01L 21/322 J ,  H01L 21/76 M ,  H01L 21/94 A
Fターム (16件)：
4M108AB05 ,  4M108AB09 ,  4M108AB13 ,  4M108AC13 ,  4M108AC24 ,  4M108AC34 ,  4M108AC39 ,  4M108AC54 ,  4M108AC60 ,  5F032AA34 ,  5F032BA01 ,  5F032DA02 ,  5F032DA21 ,  5F032DA23 ,  5F032DA57 ,  5F032DA60
引用特許：
審査官引用 (4件)
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