半導体装置

発明者： ,
出願人/特許権者：
代理人 (1件)：鈴江武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-185304
公開番号（公開出願番号）：特開2000-022145
出願日： 1998年06月30日
公開日（公表日）： 2000年01月21日
要約：

【要約】【課題】ゲート絶縁膜に比誘電率が20以上の高誘電率材料を用いたMOSトランジスタにおいて、ゲート絶縁膜厚を薄くすること無く、ゲートリーク電流を抑えつつ、トランジスタの駆動能力向上,ショートチャネル効果抑制,サブスレスホールド特性の向上等をはかる。【解決手段】第1導電型のチャネルと、このチャネルの両側に形成された第2導電型のソース12及びドレイン13と、チャネルの上に形成された高い比誘電率を持つ高誘電率ゲート絶縁膜14と、このゲート絶縁膜14上に形成されたゲート電極15と、ゲート絶縁膜14の両側に形成された低い比誘電率を持つ低誘電率側部絶縁膜16とを備えたMOSトランジスタにおいて、ゲート絶縁膜14の比誘電率は20以上で、かつゲート絶縁膜14の底部面積S1に対して上部面積S2は1.5倍以上大きい。

請求項（抜粋）：

半導体基板の表面層に形成された第1導電型のチャネルと、このチャネルの両側に形成された第2導電型のソース及びドレインと、少なくとも前記チャネルの上に直接又はバッファ絶縁膜を介して形成された第1の比誘電率を持つゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極と、少なくとも前記ゲート絶縁膜の側部に形成された第2の比誘電率を持つ側部絶縁膜とを備えた半導体装置であって、第1の比誘電率は20以上で、かつ第2の比誘電率より大きく、前記チャネル,ソース,及びドレインを含む領域と前記ゲート絶縁膜が接する面積S1に対して、前記ゲート電極とゲート絶縁膜が接する面積S2の方を大きくしてなることを特徴とする半導体装置。

IPC (3件)：

H01L 29/78 , H01L 21/8234 , H01L 27/088

FI (2件)：

H01L 29/78 301 G , H01L 27/08 102 C

Fターム (26件)：

5F040DB09 , 5F040EA08 , 5F040EC07 , 5F040EC19 , 5F040ED02 , 5F040ED03 , 5F040ED04 , 5F040ED09 , 5F040EE02 , 5F040EE04 , 5F040EK01 , 5F040EK05 , 5F040FA01 , 5F048AA08 , 5F048AB01 , 5F048AB03 , 5F048AC10 , 5F048BA01 , 5F048BB06 , 5F048BB07 , 5F048BB11 , 5F048BD01 , 5F048BD02 , 5F048BD06 , 5F048BG01 , 5F048BG11

引用特許：

審査官引用 (6件)

半導体装置及びその製造方法,並びに半導体集積回路装置
公報種別：公開公報出願番号：特願平8-120323 出願人：日本電気株式会社
半導体記憶素子およびその製法
公報種別：公開公報出願番号：特願平3-281624 出願人：ローム株式会社
特開平4-165670

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