特許

J-GLOBAL ID：200903048220841268

半導体記憶装置

発明者： 増尾 昭 ,  角谷 範彦 ,  辻村 和樹 ,  小池 剛
出願人/特許権者： パナソニック株式会社
代理人 (11件)： 前田 弘 ,  竹内 宏 ,  嶋田 高久 ,  竹内 祐二 ,  今江 克実 ,  藤田 篤史 ,  二宮 克也 ,  原田 智雄 ,  井関 勝守 ,  関 啓 ,  杉浦 靖也
公報種別：公開公報
出願番号（国際出願番号）：特願2007-182972
公開番号（公開出願番号）：特開2009-020959
出願日： 2007年07月12日
公開日（公表日）： 2009年01月29日
要約：

【課題】SRAMの動作範囲拡大と、メモリセルの複数列に対して1つの入出力回路を持つSRAMの小面積化とを図る。【解決手段】第1及び第2の負荷トランジスタML1,ML2と、第1及び第2のドライブトランジスタMD1,MD2と、第1及び第2のアクセストランジスタMA1,MA2とを有するメモリセル20に、第1のビット線BLと第1の記憶ノードDとの間に介在し、かつ第1のコラム線CL1に接続されたゲート端子を有する第3のアクセストランジスタWA1と、第2のビット線NBLと第2の記憶ノードNDとの間に介在し、かつ第2のコラム線CL2に接続されたゲート端子を有する第4のアクセストランジスタWA2とを付加する。【選択図】図1

請求項（抜粋）：

複数のメモリセルが行列状に配列されたメモリセルアレイと、 前記メモリセルの行に対して設けられた第1のワード線を含む複数のワード線と、 前記メモリセルの列に対して設けられた第1及び第2のビット線を含む複数のビット線と、 前記メモリセルの列に対して設けられた第1及び第2のコラム線を含む複数のコラム線とを備えた半導体記憶装置であって、 前記各メモリセルは、 前記ビット線のうちの対応する前記第1のビット線と第1の記憶ノードとの間に設けられ、前記ワード線のうちの対応する前記第1のワード線により制御される第1のアクセストランジスタと、 前記ビット線のうちの対応する前記第2のビット線と第2の記憶ノードとの間に設けられ、前記第1のワード線により制御される第2のアクセストランジスタと、 前記第1及び第2の記憶ノードを有するラッチ回路と、 前記第1のビット線と前記第1の記憶ノードとの間に介在し、かつ前記第1のコラム線に接続されたゲート端子を有する第3のアクセストランジスタと、 前記第2のビット線と前記第2の記憶ノードとの間に介在し、かつ前記第2のコラム線に接続されたゲート端子を有する第4のアクセストランジスタとを備えたことを特徴とする半導体記憶装置。

IPC (5件)：

G11C 11/41 ,  G11C 11/412 ,  H01L 21/824 ,  H01L 27/11 ,  H01L 27/10

FI (4件)：

G11C11/40 C ,  G11C11/40 301 ,  H01L27/10 381 ,  H01L27/10 461

Fターム (10件)：

5B015HH01 ,  5B015JJ11 ,  5B015KA04 ,  5F083BS27 ,  5F083BS50 ,  5F083GA09 ,  5F083GA13 ,  5F083GA15 ,  5F083LA01 ,  5F083ZA13

引用特許：

出願人引用 (3件)

• 特開平2-94196号公報
  
• 不揮発性メモリ回路
  公報種別：公開公報   出願番号：特願2005-284910   出願人：株式会社NSCore
• メモリセル及び半導体集積回路装置
  公報種別：公開公報   出願番号：特願2005-008382   出願人：NECエレクトロニクス株式会社