特許
J-GLOBAL ID：200903048229165370

半導体記憶装置

発明者：
向井 秀夫

向井 秀夫 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-106141
公開番号（公開出願番号）：特開平10-302468
出願日： 1997年04月23日
公開日（公表日）： 1998年11月13日
要約：
【要約】【課題】メモリシステムの低電圧化と動作高速性の両立を達成すること。【解決手段】レギュレータ11は、外部電源Vccを降圧しシステムの安定した内部電源電位Vint を生成する。昇圧回路12は電位Vint よりも高いロウ系の高電位Vwlh を生成する。ビット線“H”(ハイレベル)電位発生回路15は電位Vintからメモリシステムのビット線の“H”電位Vblh を生成する。Vblh 電位は、電位Vwlh からメモリセルアレイ10中のメモリセルのしきい電圧Vth分だけ低い電位よりも高い。Vblh /2発生回路19からの1/2Vblh 電位は、ダミーワード線駆動回路20及びイコライズ回路21に供給される。ダミーワード線駆動回路20ではビット線の“H”(ハイレベル),“L”(ローレベル)の読みだし信号量を等しくするよう参照ビット線電位を変化させる。
請求項（抜粋）：
ワード線とビット線に所定のタイミングでワード線制御信号とビット線制御信号が供給され、これらワード線制御信号とビット線制御信号とで選択制御されるそれぞれの記憶用素子からなるメモリセルをマトリクス状に配列してなるメモリセルアレイと、前記ワード線制御信号が供給されて選択されるワード線の電位を前記第1の電位よりも高い第2の電位に昇圧する昇圧回路と、前記各ビット線と前記第1の電位との間に設けられ、前記ビット線制御信号が供給されて選択されるビット線の電位を、前記第2の電位から前記メモリセルのしきい電圧分だけ低い電位よりも高い第3の電位とする電位発生回路と、前記第3の電位を動作電源として動作する、前記選択制御される前記メモリセルの記憶データが伝達される読み出し側のビット線の電位と、参照ビット線の電位との差を増幅するセンスアンプ回路とを具備したことを特徴とする半導体記憶装置。
IPC (2件)：
G11C 11/409 ,  G11C 11/401
FI (2件)：
G11C 11/34 353 F ,  G11C 11/34 352 E
引用特許：
審査官引用 (4件)
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