特許
J-GLOBAL ID：200903048550337922

半導体記憶装置、及びその制御方法

発明者：
菅野 伸一

菅野 伸一 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (8件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  峰 隆司 ,  福原 淑弘 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2007-249509
公開番号（公開出願番号）：特開2009-080651
出願日： 2007年09月26日
公開日（公表日）： 2009年04月16日
要約：
【課題】誤り訂正能力を損なうことなく消費電力及び回路規模を低減する。【解決手段】半導体記憶装置10は、複数の第1データを行列状に格納する一時記憶回路20と、複数の第1データの誤りをそれぞれ検出するための複数の検出符号を生成する検出符号生成部21と、一時記憶回路20において列方向に配列された複数の第1データから第1単位データが構成され、列数に対応する複数の第1単位データの誤りをそれぞれ訂正するための複数の第1訂正符号を生成する第1訂正符号生成部22と、一時記憶回路20において行方向に配列された複数の第1データから第2単位データが構成され、行数に対応する複数の第2単位データの誤りをそれぞれ訂正するための複数の第2訂正符号を生成する第2訂正符号生成部23と、複数の第1データ、複数の検出符号、複数の第1訂正符号及び複数の第2訂正符号を不揮発に記憶する半導体メモリ12とを含む。【選択図】 図3
請求項（抜粋）：
複数の第1データを受け、かつ前記複数の第1データを行列状に格納する一時記憶回路と、 前記複数の第1データの誤りをそれぞれ検出するための複数の検出符号を生成する検出符号生成部と、 前記一時記憶回路において列方向に配列された複数の第1データから第1単位データが構成され、列数に対応する複数の第1単位データの誤りをそれぞれ訂正するための複数の第1訂正符号を生成する第1訂正符号生成部と、 前記一時記憶回路において行方向に配列された複数の第1データから第2単位データが構成され、行数に対応する複数の第2単位データの誤りをそれぞれ訂正するための複数の第2訂正符号を生成する第2訂正符号生成部と、 前記複数の第1データ、前記複数の検出符号、前記複数の第1訂正符号、及び前記複数の第2訂正符号を不揮発に記憶する半導体メモリと、 を具備することを特徴とする半導体記憶装置。
IPC (4件)：
G06F 12/16 ,  H03M 13/29 ,  G11C 29/42 ,  G11C 16/06
FI (4件)：
G06F12/16 320F ,  H03M13/29 ,  G11C29/00 631D ,  G11C17/00 639C
Fターム (18件)：
5B018GA02 ,  5B018HA13 ,  5B018HA14 ,  5B018NA06 ,  5B125BA02 ,  5B125CA11 ,  5B125CA28 ,  5B125DE08 ,  5B125EA05 ,  5B125EF00 ,  5B125FA04 ,  5J065AG07 ,  5J065AH20 ,  5L106AA10 ,  5L106BB12 ,  5L106BB14 ,  5L106FF05 ,  5L106GG05
引用特許：
出願人引用 (8件)
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