特許
J-GLOBAL ID：200903049493380030

システムLSIのテストデータ最適化生成方式

発明者：
佐藤 和幸

佐藤 和幸 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 穂坂 和雄 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-344264
公開番号（公開出願番号）：特開2001-159986
出願日： 1999年12月03日
公開日（公表日）： 2001年06月12日
要約：
【要約】【課題】本発明は設計段階の論理シミュレーションで検証が行われたシステムLSIのテストに使用するデータを生成するためのデータ最適化生成方式に関し,余分なデータを転送せずにテスタのシミュレーションデータを効率よく生成してシミュレーション時間の短縮化とデバッグ効率を向上することができることを目的とする。【解決手段】論理シミュレーションで検証済のマイクロプログラムをROMモデル化するROMモデル化手段と,ROMモデル化されたマイクロプログラムの実行において使用するデータのアドレスをトレースするアドレストレース手段と,トレースされたアドレスからテストのシミュレーションのための制御ファイルを生成する制御ファイル生成手段とを備え,論理的に実証済のマイクロプログラムで使用されたアドレスのデータだけを使用するよう構成する。
請求項（抜粋）：
設計段階の論理シミュレーションで検証が行われたシステムLSIのテストに使用するデータを生成するためのデータ最適化生成方式において,前記論理シミュレーションで検証済のマイクロプログラムをROMモデル化するROMモデル化手段と,前記ROMモデル化されたマイクロプログラムの実行おいて使用するデータのアドレスをトレースするアドレストレース手段と,前記トレースされたアドレスからテストのシミュレーションのための制御ファイルを生成する制御ファイル生成手段と,を備えることを特徴とするシステムLSIのテストデータ最適化生成方式。
IPC (2件)：
G06F 11/22 310 ,  G06F 11/22 360
FI (2件)：
G06F 11/22 310 B ,  G06F 11/22 360 G
Fターム (4件)：
5B048AA20 ,  5B048CC16 ,  5B048DD05 ,  5B048DD15
引用特許：
出願人引用 (3件)
  • 特開平3-158971
  • 半導体試験装置
    公報種別：公開公報   出願番号：特願平7-274663   出願人：株式会社アドバンテスト
  • 半導体集積回路試験方法
    公報種別：公開公報   出願番号：特願平8-014206   出願人：株式会社東芝
審査官引用 (3件)
  • 特開平3-158971
  • 半導体試験装置
    公報種別：公開公報   出願番号：特願平7-274663   出願人：株式会社アドバンテスト
  • 半導体集積回路試験方法
    公報種別：公開公報   出願番号：特願平8-014206   出願人：株式会社東芝

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