半導体記憶装置およびその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：深見久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-285071
公開番号（公開出願番号）：特開平8-148658
出願日： 1994年11月18日
公開日（公表日）： 1996年06月07日
要約：

【要約】【目的】高集積化に適した半導体記憶装置およびその製造方法を提供する。【構成】メモリセルアレイ内には、メモリトランジスタ領域60と選択トランジスタ領域70と、これら2つの領域を分離するための分離領域50とがある。メモリセル領域60には、スタックゲート型のメモリトランジスタ20が形成されている。選択トランジスタ領域70には選択トランジスタ30が形成されている。分離領域50には、シリコン基板1上にゲート絶縁層3を介在して第1の導電層7aが形成されている。第1の導電層7aの上部表面および側面には層間絶縁層9aが形成されている。またシリコン基板1上には、ゲート絶縁層5を介在して、かつ第1の導電層7a上に乗り上げるように第2の導電層11aと絶縁層13aとが積層して形成されている。

請求項（抜粋）：

半導体基板上のメモリセルアレイ内において、分離領域を挟んで互いに隣り合うメモリセル領域と選択トランジスタ領域とを有し、前記メモリセル領域はスタックゲート型のMOSトランジスタを含み、前記選択トランジスタはMOSトランジスタを含む半導体記憶装置の製造方法であって、前記分離領域の前記メモリセル領域に隣接する領域と前記メモリセル領域とを覆うように前記半導体基板の主表面上に第1のゲート絶縁層と第1の導電層とを積層して形成する工程と、前記第1の導電層上に第1の絶縁層を形成する工程と、前記選択トランジスタ領域内の前記半導体基板の主表面上に第2のゲート絶縁層を形成する工程と、第1の絶縁層および第2のゲート絶縁層上を覆うように第2の導電層と第2の絶縁層とを積層して形成する工程と、前記第2の絶縁層と前記第2の導電層とを順次、選択的にエッチングして、前記メモリセル領域、前記選択トランジスタ領域および前記分離領域の各々に、前記第2の導電層と前記第2の絶縁層との積層構造を有するゲート部を形成する工程とを備え、前記メモリセル領域内のゲート部と前記選択トランジスタ領域内のゲート部と前記分離領域内のゲート部とは互いに所定の距離を隔てるように形成され、かつ前記分離領域内のゲート部は前記第1の導電層および前記第1の絶縁層上に乗り上げるように形成され、さらに、前記分離領域の一部と前記選択トランジスタ領域とを覆い、かつ端面が前記分離領域内のゲート部上に位置するレジストパターンをマスクとして、前記分離領域内のゲート部と前記メモリセル領域内のゲート部とから露出する前記第1の絶縁層と前記第1の導電層とをエッチング除去する工程とを備えた、半導体記憶装置の製造方法。

IPC (4件)：

H01L 27/115 , H01L 21/8247 , H01L 29/788 , H01L 29/792

FI (2件)：

H01L 27/10 434 , H01L 29/78 371

引用特許：

審査官引用 (8件)

特開平2-306666
特開昭61-085870
特開昭61-022664

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