特許
J-GLOBAL ID：200903049885816406

半導体集積回路のユニットセルおよびユニットセルを使用した配線方法および配線プログラム

発明者：
小牧 正樹

小牧 正樹 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (2件)： 田中 裕人 ,  山中 郁生
公報種別：公開公報
出願番号（国際出願番号）：特願2006-098218
公開番号（公開出願番号）：特開2007-273762
出願日： 2006年03月31日
公開日（公表日）： 2007年10月18日
要約：
【課題】ユニットセルを利用して機能回路ブロックなどをレイアウトする際に、配線効率の向上を図ることが可能な半導体集積回路のユニットセル、およびユニットセルを使用した配線方法および配線プログラムを提供すること。【解決手段】ユニットセル2には、補助電源配線用領域TA2aないしTA2cが、セル辺からX方向へ基本セル幅BCWごとに存在するグリッドを基準として形成される。入力信号端子AT2ないしDT2、出力信号端子YT2は、補助電源配線用領域TA2aないしTA2c外に、配線接続部を少なくとも一つ備えるように配置される。これにより、補助電源配線用領域TA2cに信号配線以外の配線を配線することが可能となる。ユニットセルをマトリクス状に配置して機能回路ブロック20を構成すると、機能回路ブロック20をY方向に貫いて、補助電源配線用領域が、基本セル幅BCWのピッチで形成される。【選択図】図3
請求項（抜粋）：
半導体集積回路装置のレイアウトにおける矩形状の基本単位を構成し、レイアウト配置により第1方向に第1電源配線が配線されるユニットセルにおいて、 上位の配線層に配線される信号配線と接続可能な配線接続部を少なくとも一つ備える入出力端子と、 前記第1方向と直交する第2方向に前記ユニットセルを貫いて、前記第1方向の所定位置に少なくとも一つ形成される上層配線用領域とを備え、 前記入出力端子は、少なくとも一つの前記配線接続部が前記上層配線用領域の領域外に存在するように配置されることを特徴とするユニットセル。
IPC (2件)：
H01L 21/82 ,  H01L 27/118
FI (3件)：
H01L21/82 B ,  H01L21/82 M ,  H01L21/82 C
Fターム (25件)：
5F064AA03 ,  5F064AA04 ,  5F064BB05 ,  5F064BB07 ,  5F064CC10 ,  5F064CC12 ,  5F064DD02 ,  5F064DD07 ,  5F064DD10 ,  5F064DD19 ,  5F064DD25 ,  5F064EE02 ,  5F064EE09 ,  5F064EE10 ,  5F064EE13 ,  5F064EE14 ,  5F064EE16 ,  5F064EE19 ,  5F064EE23 ,  5F064EE27 ,  5F064EE42 ,  5F064EE48 ,  5F064EE52 ,  5F064HH06 ,  5F064HH12
引用特許：
出願人引用 (5件)
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審査官引用 (3件)

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