特許
J-GLOBAL ID：200903049911536697
半導体装置の試験回路
発明者：
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出願人/特許権者：
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代理人 (1件)：
佐々木 聖孝
公報種別：公開公報
出願番号（国際出願番号）：特願平5-196823
公開番号（公開出願番号）：特開平7-029396
出願日： 1993年07月14日
公開日（公表日）： 1995年01月31日
要約：
【要約】【目的】 通常の使用時に試験モードが登録されず、かつ、外部端子に電源電圧よりも高い電圧を印加することなく試験モードを登録できる半導体装置の試験回路を提供する。【構成】 デコーダ回路11は入力するアドレス1の一致を検出し、ラッチ回路14はそのアドレス1の一致を示す信号をラッチする。デコーダ回路12は前回入力したアドレス1の一致信号がラッチされているときに入力するアドレス2の一致を検出し、ラッチ回路15はそのアドレス2の一致を示す信号をラッチし、デコーダ回路13及びラッチ回路16はデコーダ回路12及びラッチ回路15と同様に動作して試験イネーブル信号を出力する。即ち、連続して入力する3つのアドレスが予め定められた組合せであるときにのみ、試験イネーブル信号が出力されて試験モードが起動される。
請求項（抜粋）：
ある動作サイクルにおける複数のアドレスの連続的な入力を検出し、上記複数のアドレスが予め定められた組合せであるときに試験イネーブル信号を出力する試験イネーブル信号発生回路を有する半導体装置の試験回路。
引用特許：
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