特許
J-GLOBAL ID：200903049917047094

多相クロック生成回路

発明者：
新井 成浩

新井 成浩 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平9-162466
公開番号（公開出願番号）：特開平11-017530
出願日： 1997年06月19日
公開日（公表日）： 1999年01月22日
要約：
【要約】【課題】 生成されるN相の多相クロックの相間に生じるジッタを抑制し、多相クロックを安定に供給する。【解決手段】 基本クロックの位相と位相比較用クロックの位相とを比較し、両者が一致したときは第1のレベルの信号を出力し、両者が不一致のときは第2のレベルの信号を出力する位相比較部1-1と、この位相比較用クロックに所定量の遅延を付加して出力する遅延素子2と、基本クロックの位相と遅延素子2から出力されたクロックの位相とを比較し、両者が一致したときは第1のレベルの信号を出力し、両者が不一致のときは第2のレベルの信号を出力する位相比較部1-2と、位相比較部1-1,1-2から出力された信号のレベルを互いに比較し、両者が一致したときは遅延制御部4における遅延の付加または削除の制御を実施し、両者が不一致のときは遅延制御部4における遅延の付加または削除の制御を停止する一致検出部3とを備える。
請求項（抜粋）：
入力された基本クロックに所定量の遅延を付加または削除することにより、この基本クロックの周波数と同一周波数でありかつ順次1/N周期(N:2以上の自然数)ずつ位相の異なるN相のクロックを生成して出力する可変遅延部と、この可変遅延部において付加または削除される前記遅延の量を制御する遅延制御部とを備え、前記基本クロックの位相と前記N相のクロックのうちの所定の位相比較用クロックの位相との比較結果に基づき前記遅延制御部における遅延の付加または削除を実施する多相クロック生成回路において、前記基本クロックの位相と前記位相比較用クロックの位相とを比較し、両者が一致したときは第1のレベルの信号を出力し、両者が不一致のときは第2のレベルの信号を出力する第1の位相比較部と、前記位相比較用クロックが供給され、この位相比較用クロックに所定量の遅延を付加して出力する遅延素子と、前記基本クロックの位相と前記遅延素子から出力されたクロックの位相とを比較し、両者が一致したときは第1のレベルの信号を出力し、両者が不一致のときは第2のレベルの信号を出力する第2の位相比較部と、第1および第2の位相比較部から出力された信号のレベルを互いに比較し、両者が一致したときは前記遅延制御部における遅延の付加または削除の制御を実施し、両者が不一致のときは前記遅延制御部における遅延の付加または削除の制御を停止する一致検出部とを備えたことを特徴とする多相クロック生成回路。
IPC (4件)：
H03L 7/06 ,  H03K 3/02 ,  H03K 5/15 ,  H03L 7/087
FI (4件)：
H03L 7/06 J ,  H03K 3/02 J ,  H03K 5/15 G ,  H03L 7/08 P
引用特許：
審査官引用 (4件)
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