特許
J-GLOBAL ID：200903050115283858
強誘電体メモリ及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
前田 弘 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-288468
公開番号（公開出願番号）：特開2002-198494
出願日： 2001年09月21日
公開日（公表日）： 2002年07月12日
要約：
【要約】【課題】 容量絶縁膜を構成する強誘電体膜の特性の劣化を防止することによって、強誘電体メモリの信頼性を向上させる。【解決手段】 メモリセルトランジスタと不純物拡散層111とが形成された半導体基板100の上に、メモリセルトランジスタと接続する第1のプラグ113及び不純物拡散層111と接続する第2のプラグ114を有する第1の層間絶縁膜112を形成する。第1の層間絶縁膜112の上に、第1のプラグ113と接続する容量下部電極115、強誘電体膜よりなる容量絶縁膜118、及び容量絶縁膜118の外側まで延び且つ第2のプラグ114と電気的に接続する容量上部電極119を順次形成する。容量上部電極119の上に第2の層間絶縁膜120を形成した後、各層間絶縁膜に、不純物拡散層111と上層配線122とを接続する第3のプラグ121を形成する。
請求項（抜粋）：
半導体基板上における一の領域に形成されたトランジスタと、前記半導体基板上における他の領域に形成された導電層と、前記トランジスタ及び導電層を含む前記半導体基板の上に形成された第1の層間絶縁膜と、前記第1の層間絶縁膜の上に形成された容量下部電極と、前記容量下部電極の上に形成された強誘電体膜よりなる容量絶縁膜と、前記容量絶縁膜の上に前記容量絶縁膜の外側まで延びるように形成された容量上部電極と、前記容量上部電極を含む前記第1の層間絶縁膜の上に形成された第2の層間絶縁膜と、前記第2の層間絶縁膜の上に形成された配線と、前記第1の層間絶縁膜に形成され、前記トランジスタと前記容量下部電極とを接続する第1のプラグと、前記第1の層間絶縁膜に形成され、前記導電層と前記容量上部電極とを電気的に接続する第2のプラグと、前記第1の層間絶縁膜及び第2の層間絶縁膜に形成され、前記導電層と前記配線とを接続する第3のプラグとを備えていることを特徴とする強誘電体メモリ。
Fターム (20件)：
5F083AD10
, 5F083FR02
, 5F083GA25
, 5F083JA15
, 5F083JA17
, 5F083JA35
, 5F083JA36
, 5F083JA38
, 5F083JA39
, 5F083JA40
, 5F083JA43
, 5F083JA53
, 5F083JA56
, 5F083KA05
, 5F083MA06
, 5F083MA16
, 5F083MA17
, 5F083MA20
, 5F083PR10
, 5F083PR39
