特許
J-GLOBAL ID：200903050128046197
MRAMのための電荷節約型書込方法およびシステム
発明者：
出願人/特許権者：
代理人 (1件)：
大貫 進介 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-030430
公開番号（公開出願番号）：特開2001-297579
出願日： 2001年02月07日
公開日（公表日）： 2001年10月26日
要約：
【要約】【課題】 集積回路(IC)磁気抵抗ランダム・アクセス・メモリ(MRAM)システムにおける平均的書込電流を低減するための電荷節約書込方法および装置を提供する。【解決手段】 第1実施例において、各々が選択される対のビット線の各端の間に接続される1対の電流スイッチのうち選択されたスイッチが可能化されて選択されたビット線を連鎖させ、1つのビット書込電流が両方のビット線内の個々のビット・セルに同時に書き込む。第2実施例においては、選択されたビット線の電流スイッチとビット書込ドライバ回路が選択的に可能化され、ドライバの平均的な利用を平衡化する。単端ドライバと双方向ドライバの両方の実施例が開示される。
請求項（抜粋）：
第1MRAMセルからなる第1データ・ビットと第2MRAMセルからなる第2データ・ビットからなる少なくとも1つのワードを有する集積回路(IC)磁気ランダム・アクセス・メモリ(MRAM)システムであって、前記セルの各々がワード_書込電流とビット_書込電流の一致に応答して第1および第2論理状態のうちの選択された状態において書込可能であり、前記のどのセルに対する論理状態が書込可能であるかは、前記ビット_書込電流の方向により決まり、前記ビット_書込電流は、前記データ・ビットを前記第1論理状態に書き込むための第1方向と、前記データ・ビットを前記第2論理状態に書き込むための第2方向とに提供されるMRAMシステムであって、前記MRAMシステムにおいて:各々が前記第1および第2論理状態の一方を有する第1および第2入力ビットを受信する段階;前記第1入力ビットの論理状態を前記第2入力ビットの論理状態と比較する段階;前記ワード_書込電流を提供し、同時に;前記第1入力ビットの論理状態が前記第2入力ビットの論理状態と同じ場合に、前記第1および第2入力ビットの論理状態に依存して:前記第1セルに対して、前記第1および第2方向のうち選択される方向に第1ビット_書込電流を提供する段階;および前記第1および第2方向のうち前記選択される方向に第2ビット書込電流を提供する段階;または前記第1入力ビットの論理状態が前記第2入力ビットの論理状態とは異なる場合に、前記第1入力ビットの論理状態に依存して、前記第1ビット_書込電流を、前記第1セルに対して、前記第1および第2方向のうち選択される方向に提供し、前記第2セルに対して、前記第1および第2方向のうち他方の方向に提供する段階;によって構成されることを特徴とする方法。
IPC (2件)：
FI (2件)：
G11C 11/14 E
, G11C 11/15
