特許

J-GLOBAL ID：200903050390229006

半導体装置

発明者： 関野 充 ,  渡辺 正志 ,  小畑 知子 ,  小清水 亮 ,  梅津 和之
出願人/特許権者： 株式会社日立製作所 ,  株式会社日立超エル・エス・アイ・システムズ
代理人 (1件)： 秋田 収喜
公報種別：公開公報
出願番号（国際出願番号）：特願2001-274664
公開番号（公開出願番号）：特開2003-086809
出願日： 2001年09月11日
公開日（公表日）： 2003年03月20日
要約：

【要約】【課題】 横型MISFETの耐圧(ソース/ドレイン間耐圧)を100V以上確保する。【解決手段】 半導体基板上に絶縁層を介在して第1導電型の半導体層が形成された半導体基体と、前記半導体層に形成されたMISFETとを有し、前記MISFETは、前記半導体層に形成された第2導電型のチャネル拡散層と、前記チャネル拡散層に形成された第1導電型のソース拡散層と、前記チャネル拡散層から離間して前記半導体層に形成された第1導電型のドレイン電界緩和層と、前記ドレイン電界緩和層に形成された第1導電型のドレイン拡散層と、前記チャネル拡散層上にゲート絶縁膜を介在して形成されたゲート電極とを有し、前記チャネル拡散層及び前記ソース拡散層は同電位に電位固定される半導体装置であって、前記半導体層は3μm以上の厚さで形成され、前記絶縁層は1μm以上の厚さで形成されている。

請求項（抜粋）：

半導体基板上に絶縁層を介在して第1導電型の半導体層が形成された半導体基体と、前記半導体層に形成されたMISFETとを有し、前記MISFETは、前記半導体層に形成された第2導電型のチャネル拡散層と、前記チャネル拡散層に形成された第1導電型のソース拡散層と、前記チャネル拡散層から離間して前記半導体層に形成された第1導電型のドレイン電界緩和層と、前記ドレイン電界緩和層に形成された第1導電型のドレイン拡散層と、前記チャネル拡散層上にゲート絶縁膜を介在して形成されたゲート電極とを有し、前記チャネル拡散層及び前記ソース拡散層は同電位に電位固定される半導体装置であって、前記半導体層は3μm以上の厚さで形成され、前記絶縁層は1μm以上の厚さで形成されていることを特徴とする半導体装置。

IPC (3件)：

H01L 29/786 ,  H01L 21/8234 ,  H01L 27/088

FI (2件)：

H01L 29/78 616 S ,  H01L 27/08 102 A

Fターム (24件)：

5F048AA05 ,  5F048AC01 ,  5F048BA09 ,  5F048BB01 ,  5F048BB05 ,  5F048BC07 ,  5F048BE09 ,  5F110AA01 ,  5F110AA13 ,  5F110BB12 ,  5F110BB20 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110DD24 ,  5F110EE09 ,  5F110EE24 ,  5F110FF02 ,  5F110FF26 ,  5F110GG02 ,  5F110GG12 ,  5F110GG24 ,  5F110GG60 ,  5F110HM12

引用特許：

審査官引用 (2件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平11-182740   出願人：株式会社東芝
• 半導体装置
  公報種別：公開公報   出願番号：特願平10-152958   出願人：株式会社デンソー