特許
J-GLOBAL ID：200903095570155934
半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願平11-182740
公開番号（公開出願番号）：特開2000-332247
出願日： 1999年06月29日
公開日（公表日）： 2000年11月30日
要約：
【要約】【課題】 高耐圧特性を保持したまま素子面積の縮小化が可能な半導体装置を提供すること。【解決手段】 SOI基板上に形成されたMOSFETを有する半導体装置において、前記MOSFETが、絶縁体層12上のN- 型半導体層13の表面層に形成されたP型不純物拡散領域14と、P型不純物拡散領域14内の表面層に形成されたN+ 型のソース領域16と、N+ 型のドレイン領域21と、ドレイン領域21の周囲に形成され、ドレイン領域21より不純物濃度が低く、N- 型半導体層13より不純物濃度が高いNウェル19およびN型不純物拡散領域20とを有し、これらNウェル19、N型不純物拡散領域20の不純物濃度を、N-型半導体層13と接するNウェル19で低く、ドレイン領域21近傍のN型不純物拡散領域20で高くする。
請求項（抜粋）：
絶縁体上に形成された第1導電型の半導体層と、この半導体層内に形成された電界効果型半導体素子を有する半導体装置において、前記電界効果型半導体素子が、前記半導体層の表面層に形成された第2導電型の第1の不純物拡散領域と、この第1の不純物拡散領域内の表面層に形成された第1導電型の第2の不純物拡散領域からなるソース領域と、このソース領域と前記半導体層に挟まれた前記第1の不純物拡散領域上に、前記ソース領域と前記半導体層に跨るように形成されたゲート絶縁層と、このゲート絶縁層上に形成されたゲート電極と、前記半導体層の表面層の前記第1の不純物拡散領域と離れた所定位置に形成された第1導電型の第3の不純物拡散領域と、この第3の不純物拡散領域内の表面層に形成された第1導電型の第4の不純物拡散領域とからなるドレイン領域とを有し、前記第3の不純物拡散領域の不純物濃度が、前記ドレイン領域の不純物濃度より低く、前記半導体層の不純物濃度よりも高いことを特徴とする半導体装置。
Fターム (24件)：
5F110AA04
, 5F110AA13
, 5F110AA30
, 5F110BB12
, 5F110CC02
, 5F110DD05
, 5F110DD13
, 5F110DD24
, 5F110DD25
, 5F110EE09
, 5F110EE45
, 5F110FF02
, 5F110FF23
, 5F110GG02
, 5F110GG12
, 5F110GG47
, 5F110GG55
, 5F110HJ01
, 5F110HJ04
, 5F110HJ07
, 5F110HJ13
, 5F110HJ23
, 5F110HM02
, 5F110HM12
