特許
J-GLOBAL ID：200903050404499141
半導体不揮発性記憶装置およびそれを用いたコンピュータシステム
発明者：
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出願人/特許権者：
代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平7-175241
公開番号（公開出願番号）：特開平9-035486
出願日： 1995年07月11日
公開日（公表日）： 1997年02月07日
要約：
【要約】【目的】 センスラッチ回路のレイアウトとメモリセルのビット線ピッチの整合化を図り、折り返しビット線・センスラッチ方式によってノイズ耐性、ディスターブ耐性が向上できる半導体不揮発性記憶装置を提供する。【構成】 しきい値を電気的に書き換え可能なトランジスタからなる複数のメモリマットにより構成されるEEPROMであって、ビット線B1〜Bnの2本に2つのセンスラッチ回路SL1〜SLnがそれぞれメモリマットMemoryMatに対して両側に配置され、センスラッチ回路SL1〜SLnに接続される列ゲートアレイ回路を通じてメモリマットMemory Matに対して両側から入出力が可能な構成となっており、読み出しおよびベリファイ動作はビット線B1〜Bnの偶数/奇数で行われ、書き込み動作はビット線B1〜Bnの偶数/奇数に関係なく一括動作で行われる。
請求項（抜粋）：
コントロールゲート、ドレインおよびソースを有する複数の不揮発性半導体メモリセルをアレイ状に配置したメモリセルアレイと、前記複数のメモリセル群(セクタ)のコントロールゲートが共通に接続されたワード線と、前記複数のメモリセルのドレインが共通に接続されたビット線とを有し、前記ビット線の2本を対とするセンス動作を行う2組のセンスアンプ回路が備えられていることを特徴とする半導体不揮発性記憶装置。
IPC (5件)：
G11C 16/06
, H01L 27/115
, H01L 21/8247
, H01L 29/788
, H01L 29/792
G11C 17/00 520 B
, H01L 27/10 434
, H01L 29/78 371
