特許
J-GLOBAL ID：200903050584153647
マルチレベル構造を有する記憶装置
発明者：
出願人/特許権者：
代理人 (4件)：
志賀 正武
, 渡邊 隆
, 村山 靖彦
, 実広 信哉
公報種別：公開公報
出願番号（国際出願番号）：特願2007-327918
公開番号（公開出願番号）：特開2008-160121
出願日： 2007年12月19日
公開日（公表日）： 2008年07月10日
要約：
【課題】記憶容量が記憶素子における表面集積度の増大に、そして表面寸法に単にリンクしていない装置を提案する。【解決手段】略0.01(Ω・cm)-1未満の伝導度を有する第1層(4a)と、略1(Ω・cm)-1より上の伝導度を有する第2層(4b)との交互配置で形成される層(4a、4b)のスタック(4)、これらの層のスタック中に配置されて、このスタック(4)における各層(4a、4b)を貫通する複数の柱(6、6a、6b)、可動マイクロスパイク(22)のネットワークを備える前記柱の端部に電圧を印加する手段、を備え、各々の柱は、半導体材料の部分及びスタックから電気的に絶縁された少なくとも1つの電荷貯蔵層(10a、10b)によって囲まれた半導体材料(8a、8b)の少なくとも一部で製造される、データ記憶装置(100)。【選択図】図1
請求項（抜粋）：
略0.01(Ω・cm)-1未満の伝導度を有する第1層(4a)と、略1(Ω・cm)-1より上の伝導度を有する第2層(4b)との交互配置で形成される層(4a、4b)のスタック(4)、
これらの層(4a、4b)のスタック(4)中に配置されて、このスタック(4)における各層(4a、4b)を貫通する複数の柱(6、6a、6b)、
可動マイクロスパイク(22)のネットワークを備える前記柱(6、6a、6b)の端部に電圧を印加する手段、
を少なくとも備え、
各々の前記柱(6、6a、6b)は、半導体材料(8a、8b)の少なくとも1つの部分及び前記スタック(4)から電気的に絶縁された少なくとも1つの電荷貯蔵層(10、10a、10b)によって囲まれた半導体材料(8a、8b)の少なくとも1つの部分で製造される、データ記憶装置(100、200)。
IPC (4件)：
H01L 21/824
, H01L 27/115
, H01L 29/788
, H01L 29/792
H01L27/10 434
, H01L29/78 371
5F083EP03
, 5F083EP17
, 5F083EP18
, 5F083EP22
, 5F083EP62
, 5F083EP67
, 5F083EP76
, 5F083ER06
, 5F083ER16
, 5F083GA09
, 5F083GA10
, 5F083JA02
, 5F083JA05
, 5F083JA06
, 5F083JA36
, 5F083JA37
, 5F083JA60
, 5F101BA12
, 5F101BA42
, 5F101BA45
, 5F101BB02
, 5F101BD16
, 5F101BD30
, 5F101BD34
, 5F101BE05
, 5F101BE07
