特許
J-GLOBAL ID：200903050600339756
半導体集積回路
発明者：
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出願人/特許権者：
代理人 (1件)：
山本 秀策
公報種別：公開公報
出願番号（国際出願番号）：特願平9-358575
公開番号（公開出願番号）：特開平11-191731
出願日： 1997年12月25日
公開日（公表日）： 1999年07月13日
要約：
【要約】【課題】 低消費電力化及び高速化を享受した上で、チップ面積の小面積化を図ることができ、結果的に、歩留まりの向上及びコストダウンを図ることができる半導体集積回路を提供する。【解決手段】 パストランジスタ論理回路1の後段に、NMOSトランジスタT1,T2,T3と、ブートスキャパシタCBとで構成される出力バッファを設け、NMOSトランジスタT3を過剰駆動する。
請求項（抜粋）：
パストランジスタ論理回路を備えた半導体集積回路において、該パストランジスタ論理回路の出力レベルを補償する出力バッファを有し、該出力バッファがブートストラップ回路で構成されている半導体集積回路。
IPC (3件)：
H03K 19/0175
, H03K 19/0948
, H03K 19/094
H03K 19/00 101 F
, H03K 19/094 B
, H03K 19/094 C
