特許

J-GLOBAL ID：200903050676698470

半導体装置

発明者： 冨田 和朗
出願人/特許権者： 株式会社ルネサステクノロジ
代理人 (3件)： 吉田 茂明 ,  吉竹 英俊 ,  有田 貴弘
公報種別：公開公報
出願番号（国際出願番号）：特願2002-234387
公開番号（公開出願番号）：特開2004-079596
出願日： 2002年08月12日
公開日（公表日）： 2004年03月11日
要約：

【課題】最上層に銅の層を有するシールリングの酸化および腐食を防止しつつ、ダイシングの際の回路形成領域におけるクラック発生を防止する。【解決手段】パッシベーション膜120には、層間絶縁膜109にまで到達する開口部123が形成されている。開口部123はシールリング110の外側を囲むよう配置されている。つまり、第2配線層114上面は、パッシベーション膜120により完全に覆われているので、第2配線層114の上面は外気に曝されない。よって、第2配線層114が酸化、腐食し、シールリング110による半導体装置の保護効果が劣化するのを防止することができる。さらに、開口部123の存在により、ダイシング領域をダイシングする際の応力は回路形成領域上のパッシベーション膜120にまで伝り難く、回路形成領域にクラックが入ってしまうことを防止することができる。【選択図】 図1

請求項（抜粋）：

半導体チップの回路形成領域を囲むように前記半導体チップのエッジ部近傍の層間絶縁膜内に形成されたシールリング部と、 前記半導体チップの表面を覆うように前記シールリング部の上層に形成されたパッシベーション膜とを有する半導体装置であって、 前記パッシベーション膜は、前記層間絶縁膜の上面を露出する第1の開口部を有しており、 前記シールリング部の最上層の上面は、前記パッシベーション膜に覆われている ことを特徴とする半導体装置。

IPC (1件)：

H01L21/3205

FI (1件)：

H01L21/88 S

Fターム (50件)：

5F033HH08 ,  5F033HH11 ,  5F033HH21 ,  5F033HH32 ,  5F033JJ04 ,  5F033JJ07 ,  5F033JJ08 ,  5F033JJ11 ,  5F033JJ18 ,  5F033JJ19 ,  5F033JJ21 ,  5F033JJ32 ,  5F033JJ33 ,  5F033KK01 ,  5F033KK11 ,  5F033KK21 ,  5F033KK32 ,  5F033MM01 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033PP06 ,  5F033PP15 ,  5F033PP27 ,  5F033PP28 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ11 ,  5F033QQ25 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR04 ,  5F033RR06 ,  5F033RR08 ,  5F033RR11 ,  5F033RR22 ,  5F033RR23 ,  5F033RR24 ,  5F033SS15 ,  5F033TT04 ,  5F033VV00 ,  5F033XX01 ,  5F033XX15 ,  5F033XX17 ,  5F033XX18 ,  5F033XX19 ,  5F033XX20

引用特許：

審査官引用 (2件)

• 半導体集積回路装置およびその製造方法
  公報種別：公開公報   出願番号：特願平7-192723   出願人：株式会社日立製作所, 日立北海セミコンダクタ株式会社
• 低誘電率集積回路のクラック止めと酸素バリア
  公報種別：公開公報   出願番号：特願2001-031135   出願人：インターナショナル・ビジネス・マシーンズ・コーポレーション