特許
J-GLOBAL ID：200903050728907064

容量素子、それを用いた半導体記憶装置およびその製造方法

発明者：
古賀 洋貴

古賀 洋貴 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 若林 忠 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-264344
公開番号（公開出願番号）：特開平11-103029
出願日： 1997年09月29日
公開日（公表日）： 1999年04月13日
要約：
【要約】 (修正有)【課題】 プロセスマージンの大きい容量素子の構造と、工程が簡易化され、歩留まりの良い容量素子の製造方法を提供する。【解決手段】 半導体基板上に、下部電極12と、この下部電極上に形成された容量絶縁膜13と、この容量絶縁膜上に形成された上部電極と、誘電率が前記容量絶縁膜13より小さい材料で形成され少なくとも下部電極を覆うサイドウォール絶縁膜15とを有する容量素子において、前記上部電極が第1の上部電極14と第2の上部電極16とによって構成され、前記下部電極、前記容量絶縁膜および前記第1の上部電極からなる3層構造を1つの単位として隣接する3層構造単位から分離され、この3層構造単位の側面の少なくとも下部電極部分を前記サイドウォール絶縁膜が覆い、前記第2の上部電極が前記第1の上部電極を覆って相互に接続するように形成された容量素子。
請求項（抜粋）：
半導体基板上に、下部電極と、この下部電極上に形成された容量絶縁膜と、この容量絶縁膜上に形成された上部電極と、誘電率が前記容量絶縁膜より小さい材料で形成され少なくとも下部電極を覆うサイドウォール絶縁膜とを有する容量素子において、前記上部電極が第1の上部電極と第2の上部電極とによって構成され、前記下部電極、前記容量絶縁膜および前記第1の上部電極からなる3層構造を1つの単位として隣接する3層構造単位から分離され、この3層構造単位の側面の少なくとも下部電極部分を前記サイドウォール絶縁膜が覆い、前記第2の上部電極が前記第1の上部電極を覆って相互に接続するように形成された容量素子。
IPC (4件)：
H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822
FI (3件)：
H01L 27/10 621 B ,  H01L 27/04 C ,  H01L 27/10 651
引用特許：
審査官引用 (5件)
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