特許
J-GLOBAL ID：200903050958417210
半導体装置
発明者：
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出願人/特許権者：
代理人 (1件)：
佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-303900
公開番号（公開出願番号）：特開平8-213595
出願日： 1994年12月07日
公開日（公表日）： 1996年08月20日
要約：
【要約】【目的】 MIS型FETの駆動力向上。【構成】 p型半導体基板1上に絶縁膜3を介してゲート電極2が形成される。この基板1のゲート電極2直下に位置するチャネル形成領域4の両側にはn型ソース/ドレイン領域5,6が形成される。絶縁膜3は厚さToxが2.5nm未満とされ、ゲート電極2のゲート長Lg は0.3μm以下とされる。また、このFETは、電源電圧が1.5V以下の回路で使用されるのが望ましい。【効果】 駆動電力I及びコンダクタンスgmが向上し、トンネル電流Id2を減少させることができる。
請求項（抜粋）：
第一導電型の半導体基板と、該半導体基板上に絶縁膜を介して形成されたゲート電極と、該半導体基板のゲート電極直下に位置するチャネル形成領域の両側に形成された第二導電型のソース/ドレイン領域とを備え、前記絶縁膜の厚さが2.0nm以下、前記ゲート電極のゲート長が0.3μm以下であることを特徴とする半導体装置。
引用特許：
引用文献：
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