特許
J-GLOBAL ID：200903051138623431

回路内蔵受光素子の製造方法

発明者：
瀧本 貴博

瀧本 貴博 について

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福永 直樹

福永 直樹 について

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岡 睦

岡 睦 について


出願人/特許権者：
シャープ株式会社

シャープ株式会社 について


代理人 (1件)： 山本 秀策
公報種別：公開公報
出願番号（国際出願番号）：特願平10-009951
公開番号（公開出願番号）：特開平11-214739
出願日： 1998年01月21日
公開日（公表日）： 1999年08月06日
要約：
【要約】【課題】 反射防止膜の特性を変化させることなく第2の導電層からなる配線の設計線幅を細くしてチップサイズを縮小する。【解決手段】 フォトダイオードの受光領域にシリコン窒化膜、又はシリコン酸化膜とシリコン窒化膜とを積層した反射防止膜11を形成し、回路部の第1の導電層12と第2の導電層14とからなる配線を、層間絶縁膜13のスルーホールを介して電気的に接続する。第2の導電層14からなる配線は、線幅シフトの少ないドライエッチングでパターニングする。このとき、フォトダイオードの受光領域上に第1の導電層12を残して反射防止膜11がエッチングされないようにする。その後、フォトダイオードの受光領域上に残った第1の導電層12は、反射防止膜11に影響を与えないウェットエッチングにより除去する。
請求項（抜粋）：
フォトダイオードと、該フォトダイオードで検出された光信号を処理する回路部とを同一の半導体基板上に備えた回路内蔵受光素子を製造する方法において、該フォトダイオードの受光領域に反射防止膜を形成する工程と、該半導体基板上に第1の導電層を形成し、該受光領域上に該第1の導電層を残した状態で該回路部に該第1の導電層からなる配線をパターニングする工程と、該半導体基板上に絶縁膜を形成する工程と、該回路部にある該絶縁膜にスルーホールを形成すると共に、該受光領域上の該絶縁膜を除去する工程と、該半導体基板上に第2の導電層を形成する工程と、ドライエッチングにより、該受光領域上に該第1の導電層を残した状態で該回路部に該第2の導電層からなる配線をパターニングして、該第1の導電層からなる配線と該第2の導電層からなる配線とを該スルーホールを介して電気的に接続させる工程と、ウェットエッチングにより該受光領域上に残された該第1の導電層を除去する工程とを含む回路内蔵受光素子の製造方法。
IPC (2件)：
H01L 31/10 ,  H01L 21/761
FI (2件)：
H01L 31/10 A ,  H01L 21/76 J
引用特許：
審査官引用 (4件)
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