特許
J-GLOBAL ID：200903051149042600
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平11-150294
公開番号（公開出願番号）：特開2000-339975
出願日： 1999年05月28日
公開日（公表日）： 2000年12月08日
要約：
【要約】【課題】 読み出し時間を短縮する。【解決手段】 半導体記憶装置は、複数ビットの情報を記憶する多値式メモリセルトランジスタML0,ML1,MR0,MR1を有する。複数ビットの読み出しのために複数レベルのワード線電圧が予め規定されている。アドレス認識回路1は、アドレス信号が上位データを指定しているか、下位データを指定しているかを判断する。ロウデコーダ2は、アドレス信号に応じてワード線を選択し、アドレス認識回路1の結果に応じて複数レベルのワード線電圧のうち上位データあるいは下位データの読み出しに必要な最少限のワード線電圧のみを選択ワード線に印加する。
請求項（抜粋）：
複数ビットを記憶する多値式メモリセルを有し、前記複数ビットの読み出しのために複数レベルのワード線電圧が予め規定されている半導体記憶装置において、前記メモリセルがマトリクス状に配置されたメモリセルアレイと、各行のメモリセルごとに設けられた複数のワード線と、各列のメモリセルごとに設けられた複数のビット線と、入力アドレス信号が前記複数ビットのうちの上位側データを指定しているか、下位側データを指定しているかを判断する認識手段と、入力アドレス信号に応じてワード線を選択し、認識手段の結果に応じて前記複数レベルのワード線電圧のうち上位側データあるいは下位側データの読み出しに必要な最少限のワード線電圧のみを選択ワード線に印加する行選択手段と、入力アドレス信号に応じてビット線を選択する列選択手段と、選択ビット線のレベルに応じて出力データを生成する出力手段とを備えることを特徴とする半導体記憶装置。
IPC (2件)：
FI (2件)：
G11C 17/00 641
, G11C 17/00 633 Z
5B025AC01
, 5B025AD03
, 5B025AD05
, 5B025AE05
, 5B025AE06
