特許
J-GLOBAL ID：200903051311377662
メモリ制御装置
発明者：
,
出願人/特許権者：
,
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平7-341571
公開番号（公開出願番号）：特開平9-180438
出願日： 1995年12月27日
公開日（公表日）： 1997年07月11日
要約：
【要約】【課題】クロックイネーブル信号CKEの発生/非発生を適切に制御できるようにし、シンクロナスDRAMの低消費電力化を図る。【解決手段】ステート制御回路4は、3つの動作モードを有しており、モード1では、シンクロナスDRAM10がアクティブ状態の期間においてシンクロナスDRAM10のアクセス期間中以外はクロックイネーブル信号CKEがインアクティブ状態(L)に保持されるように、SDRAM10のアクセス処理に要する期間が経過した時に第1のマスク信号(H)を発生する。この第1のマスク信号は、OR回路9を介してAND回路10の一方の入力に反転入力される。これにより、クロックイネーブル信号CKEがアクティブ状態(H)からインアクティブ状態(L)に変化される。そして、SDRAM10への次のアクセス要求が来た時点で、クロックイネーブル信号CKEが再びアクティブにされる。
請求項（抜粋）：
シンクロナスDRAMをアクセス制御するメモリ制御装置において、前記シンクロナスDRAMに対するアクセス要求の発行に応答してクロックイネーブル信号CKEをインアクティブ状態からアクティブ状態に設定する手段と、前記シンクロナスDRAMのアクセス処理に要する期間の経過に応答して、前記クロックイネーブル信号CKEをアクティブ状態からインアクティブ状態に設定する手段とを具備し、前記シンクロナスDRAMがアクティブ状態の期間において前記シンクロナスDRAMのアクセス期間中以外は前記クロックイネーブル信号CKEをインアクティブ状態に保持できるようにしたことを特徴するメモリ制御装置。
IPC (2件)：
G11C 11/401
, G06F 12/00 564
G11C 11/34 362 C
, G06F 12/00 564 A
