特許
J-GLOBAL ID：200903051375224118
半導体装置の配線形成方法
発明者：
出願人/特許権者：
代理人 (1件)：
大塚 康徳 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-138315
公開番号（公開出願番号）：特開平9-135005
出願日： 1996年05月31日
公開日（公表日）： 1997年05月20日
要約：
【要約】 (修正有)【課題】 ランディングパッドを利用する配線形成方法を提供する。【解決手段】 メモリセル部と周辺回路部を有する半導体装置で、ビットラインを通常のポリサイドでない高融点金属として使用してN形活性領域とP形活性領域に同時にコンタクトを形成するようにした後、メモリセル部にビットラインを形成させる際、同時に周辺回路部にランディングパッドを形成してこのランディングパッド上に配線用のコンタクトホールを形成することによりコンタクトの横縦比を低くすることができる。従って、本発明は金属配線層の形成時、アルミニウムリフロー工程等により配線用のコンタクトホールを充填しやすく、これにより前記配線用のコンタクトホールに蒸着される金属の段差がよくなり、コンタクトの抵抗が小さくなり、これに因して信頼度が高くなる。
請求項（抜粋）：
メモリセル部と周辺回路部を有する半導体装置の配線形成方法において、(a)シリコン基板上にメモリセル部の活性領域、周辺回路部の活性領域及びゲート電極を形成した後、この結果物の全面に第1絶縁膜を積層する工程と、(b)前記第1絶縁膜を蝕刻し、前記メモリセル部の活性領域に接続されるリセス構造と前記周辺回路部の活性領域に接続されるランディングパッド形成用のコンタクトホールを同時に形成する工程と、(c)前記結果物の全面にオーム接触用の金属膜を積層する工程と、(d)前記結果物の全面に拡散障壁用の金属化合物膜を積層する工程と、(e)前記結果物の全面に金属物質膜を積層して前記リセス構造及び前記ランディングパッド形成用のコンタクトホールを充填させる工程と、(f)前記金属物質膜で充填された前記リセス構造及び前記ランディングパッド形成用のコンタクトホール部分以外の前記拡散障壁用の金属化合物膜及び前記金属物質膜を除去してビットライン及びランディングパッドを形成する工程と、(g)前記結果物の全面に第2絶縁膜を積層する工程と、(h)前記ランディングパッド上の前記第2絶縁膜を蝕刻して配線用のコンタクトホールを形成する工程と、(i)前記結果物の全面に配線用の金属を積層して前記配線用のコンタクトホールを充填させる工程と、(j)前記配線用の金属をパターニングして配線を形成する工程を順次的に行うことを特徴とする半導体装置の配線形成方法。
IPC (3件)：
H01L 27/108
, H01L 21/8242
, H01L 21/768
H01L 27/10 681 B
, H01L 21/90 C
, H01L 27/10 681 C
