特許
J-GLOBAL ID：200903083162786995
半導体記憶装置の製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平7-244114
公開番号（公開出願番号）：特開平9-092794
出願日： 1995年09月22日
公開日（公表日）： 1997年04月04日
要約：
【要約】【課題】セル部分と周辺回路部分の段差を低減し、蓄積電極の加工を容易にし、周辺回路部分に配線抵抗の小さい多層配線を形成し、さらにセル部分と周辺回路部分の製造工程を整合し簡略化する。【解決手段】半導体基板1上にトランジスタT1、T2を形成し、トランジスタT1、T2上に層間絶縁膜6を介してビット線13を形成し、ビット線13上に層間絶縁膜14を形成し、層間絶縁膜14を開孔して接続孔8c,9c,10c と蓄積電極のための溝15と周辺回路部分の配線層のための溝16を形成し、導電性電極材料を接続孔8c,9c、10c および溝15、16の内部に埋め込み層間絶縁膜14上に堆積する工程と、導電性電極材料を層間絶縁膜14の表面が露出するまで除去して接続孔8c、9c、10c および溝15、16の内部のみに残存させる。
請求項（抜粋）：
半導体基板上にトランジスタを形成する工程と、前記トランジスタ上に層間絶縁膜を介してビット線となる配線層を形成する工程と、前記配線層上に層間絶縁膜を形成する工程と、前記層間絶縁膜上に導電性電極材料を堆積する工程と、前記導電性電極材料を加工してセルの電荷蓄積電極とセル領域外の配線層を同時に形成する工程とを具備することを特徴とする半導体記憶装置の製造方法。
IPC (4件)：
H01L 27/108
, H01L 21/8242
, H01L 27/04
, H01L 21/822
H01L 27/10 621 C
, H01L 27/04 C
, H01L 27/10 681 B
