特許
J-GLOBAL ID：200903051962461505
論理回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
宮越 典明
公報種別：公開公報
出願番号（国際出願番号）：特願2000-045425
公開番号（公開出願番号）：特開2001-237692
出願日： 2000年02月23日
公開日（公表日）： 2001年08月31日
要約：
【要約】【課題】 従来のデコーダ回路における入力部のゲート容量が大きいこと,入力波形がなまること,素子分離領域が必要となり面積が大となること,PN構成のため出力がフル振幅となること,ドライバーのしきい値に達するのに時間がかかる等の従来のデコーダ回路の欠点のない論理回路の提供。【解決手段】 論理入力段をNMOSーFET(N2,N3)の縦積構成とし、その最上段のNMOSーFET(N2)のドレインと電源ラインとの間にPMOSーFET(P2)をアクティブ負荷として接続し、その最下段のNMOSーFET(N3)のソースには論理入力信号の内の1つの入力(C1)を接続し、出力段もNMOSーFETのインバータ(INV3,INV4)で構成し、その出力を前記のアクティブ負荷であるPMOSーFET(P2)のゲートにフィードバックするように基本論理回路を構成した。
請求項（抜粋）：
一方の極性のMOSーFETの縦積構成されてなり、複数の論理入力を備えた論理入力段と、一方の極性のMOSーFETの縦積構成された論理出力段と、前記論理入力段の最上段のFETのドレインと電源ラインとの間に接続された他方の極性のMOSーFETで構成されたのアクティブ負荷と、前記論理入力段の最上段のFETのドレインと前記論理出力段の最上段のFETのゲートとの間に接続された直列接続の一方の極性のMOSーFETで構成されたインバータと、前記各インバータの接続点と前記論理出力段の最下段のFETのゲートとの間の接続構成と、前記論理出力段と前記アクティブ負荷である他方の極性のMOSーFETのゲートとの間のフィードバック接続構成と、からなり、前記論理入力段の最下段のFETのソースに論理入力信号の内の1つの入力(C1)を接続したことを特徴とする論理回路。
IPC (2件)：
H03K 19/173
, H03K 19/0944
H03K 19/173
, H03K 19/094 A
5J042BA19
, 5J042CA09
, 5J042DA02
, 5J042DA03
, 5J042DA06
, 5J056AA03
, 5J056BB02
, 5J056BB17
, 5J056BB51
, 5J056BB57
, 5J056DD28
, 5J056EE03
, 5J056EE07
, 5J056EE11
, 5J056FF10
, 5J056GG09
, 5J056GG14
, 5J056KK01
