特許
J-GLOBAL ID：200903051973335498

不揮発性メモリトランジスタを含む半導体装置及びその製造方法

発明者：
古畑 智之

古畑 智之 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (1件)： 井上 一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-263279
公開番号（公開出願番号）：特開2001-085647
出願日： 1999年09月17日
公開日（公表日）： 2001年03月30日
要約：
【要約】【課題】 スプリットゲート構造を有する不揮発性メモリトランジスタと、他の素子と、を同一チップに混載するときに、工程の簡略化を図りつつ、不揮発性メモリトランジスタおよび他の素子を所望の性能にすることができる半導体装置の製造方法を提供すること。【解決手段】 容量540の下部電極54を形成する工程と、フローティングゲート40を形成する工程と、を異なる工程にしている。これにより、フローティングゲート40に要求される性質と、下部電極54に要求される性質と、をそれぞれ、好ましい性質にすることができる。一方、コントロールゲート36を形成する工程と、上部電極58を形成する工程とを、同じ工程にしている。これにより、工程の簡略を図っている。
請求項（抜粋）：
メモリ領域に形成された、スプリットゲート構造の不揮発性メモリトランジスタと、容量領域に形成された、第1の容量電極と第2の容量電極とで容量絶縁層を挟んだ構造をした容量と、を備えた、半導体装置の製造方法であって、(a)前記第1の容量電極を、前記容量領域に形成する工程と、(b)前記容量絶縁層を、前記容量領域に形成する工程と、(c)前記不揮発性メモリトランジスタの構成要素となるゲート絶縁層を、前記メモリ領域に形成する工程と、(d)前記不揮発性メモリトランジスタの構成要素となるフローティングゲートを、前記メモリ領域に形成する工程と、(e)前記不揮発性メモリトランジスタの構成要素となる中間絶縁層を、前記メモリ領域に形成する工程と、(f)前記不揮発性メモリトランジスタの構成要素となるコントロールゲートを、前記メモリ領域に形成する工程と、(g)前記第2の容量電極を、前記容量領域に形成する工程と、を備え、工程(a)と工程(d)は、異なる工程であり、工程(f)と工程(g)は、同一工程である、不揮発性メモリトランジスタを含む半導体装置の製造方法。
IPC (5件)：
H01L 27/115 ,  H01L 27/10 461 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (3件)：
H01L 27/10 434 ,  H01L 27/10 461 ,  H01L 29/78 371
Fターム (29件)：
5F001AA21 ,  5F001AA22 ,  5F001AA25 ,  5F001AB03 ,  5F001AD12 ,  5F001AD41 ,  5F001AD44 ,  5F001AG02 ,  5F001AG21 ,  5F001AG30 ,  5F001AG40 ,  5F083AD21 ,  5F083AD60 ,  5F083EP02 ,  5F083EP24 ,  5F083EP55 ,  5F083GA28 ,  5F083GA30 ,  5F083JA04 ,  5F083JA33 ,  5F083JA36 ,  5F083PR12 ,  5F083PR33 ,  5F083PR43 ,  5F083PR52 ,  5F083ZA07 ,  5F083ZA08 ,  5F083ZA12 ,  5F083ZA14
引用特許：
出願人引用 (2件) 審査官引用 (2件)

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