メモリ・セル構造

発明者： ,
出願人/特許権者：
代理人 (1件)：古谷馨 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-302593
公開番号（公開出願番号）：特開2003-188349
出願日： 2002年10月17日
公開日（公表日）： 2003年07月04日
要約：

【要約】【課題】製造コストを削減し同時に記憶密度をさらに高めるために、従来の技術によって課された物理的制約を克服することができる新しいメモリ・セル構造を作成する必要がある。【解決手段】メモリ・セルは、第1と第2の導体を有する。第1の導体は、第1の方向に向けられ、第2の導体は、第2の方向に向けられている。第1の導体は、少なくとも1つの縁を有する。状態変化層は、第1の導体の上に配置され、制御要素は、第1の導体の少なくとも1つの縁の上に部分的にずらされて配置されている。制御要素は、第1と第2の導体の間に配置される。状態変化層は、直接トンネル接合、または誘電体破断アンチヒューズ・スイッチであることが好ましい。メモリ・アレイは、複数のメモリ・セルから形成することができる。任意に、複数層のメモリ・セルを作成することによって、立体のメモリ・アレイ(図7参照)を形成することができる。

請求項（抜粋）：

第1の方向に向けられ、少なくとも1つの縁(36、38、42)を有する第1の導体(22)と、前記第1の導体と異なる高さで第2の方向に向けられた第2の導体(20)と、前記第1の導体上に配置された状態変化要素(24)と、前記第1と第2の導体の間に配置された制御要素(26)とを含み、前記制御要素が、前記第1の導体の少なくとも1つの縁の上に部分的にずらされて配置されたメモリ・セル(10、12、14、16)。

IPC (2件)：

H01L 27/10 431 , H01L 27/10 451

FI (2件)：

H01L 27/10 431 , H01L 27/10 451

Fターム (15件)：

5F083CR11 , 5F083CR13 , 5F083CR14 , 5F083CR15 , 5F083FZ10 , 5F083GA09 , 5F083GA10 , 5F083HA02 , 5F083HA06 , 5F083JA33 , 5F083JA35 , 5F083JA36 , 5F083JA37 , 5F083JA39 , 5F083PR40

引用特許：

審査官引用 (5件)

半導体装置
公報種別：公開公報出願番号：特願平7-204538 出願人：セイコーエプソン株式会社
シリサイド反応を利用した半導体装置
公報種別：公開公報出願番号：特願平6-090921 出願人：大見忠弘, キヤノン株式会社
特開平4-192459

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