特許
J-GLOBAL ID：200903052132141407
キャッシュ観測装置、プロセッサの解析方法およびキャッシュメモリ
発明者：
出願人/特許権者：
代理人 (1件)：
岡田 和秀
公報種別：公開公報
出願番号（国際出願番号）：特願2006-022470
公開番号（公開出願番号）：特開2007-206806
出願日： 2006年01月31日
公開日（公表日）： 2007年08月16日
要約：
【課題】プロセッサの高速化に伴い、チップ外部との転送速度の差が大きくなり、プロセッサのクロックサイクルでトレース情報を出力しようとすると、トレース端子で転送速度が間に合わず、正しくデータを取得できなくなる。【解決手段】キャッシュミス判定手段e1は、複数のキャッシュエントリに分割されたキャッシュメモリ3に対するアクセス時にキャッシュミスの判定を行う。エントリ領域判定手段e2は、キャッシュメモリ3における任意のキャッシュラインを選択するためのアドレスの一部分であるインデックスの一部を用いて、キャッシュアクセスがキャッシュメモリ3のどのエントリ領域へのアクセスかを判定する。キャッシュミス回数計数手段e10は、キャッシュミス判定手段e1によるキャッシュミスの回数をエントリ領域判定手段e2によるキャッシュエントリ領域毎に計数し、プログラム最適化に有効なデータを取得する。【選択図】図1
請求項（抜粋）：
複数のキャッシュエントリに分割されたキャッシュメモリに対するアクセス時にキャッシュミスの判定を行うキャッシュミス判定手段と、
前記キャッシュメモリにおける任意のキャッシュラインを選択するためのアドレスの一部分であるインデックスの一部を用いて、前記キャッシュアクセスがキャッシュメモリのどのエントリ領域へのアクセスかを判定するエントリ領域判定手段と、
前記キャッシュミス判定手段によるキャッシュミスの回数を前記エントリ領域判定手段によるキャッシュエントリ領域毎に計数するキャッシュミス回数計数手段とを備えたキャッシュ観測装置。
IPC (2件)：
FI (3件)：
G06F12/08 543B
, G06F12/08 507E
, G06F12/12 551
5B005JJ13
, 5B005KK12
, 5B005MM01
, 5B005TT02
, 5B005VV04
出願人引用 (1件)
審査官引用 (9件)
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