特許
J-GLOBAL ID：200903052237247537
メモリ制御装置、キャッシュ装置、メモリ制御システムおよび方法、記録媒体
発明者：
出願人/特許権者：
代理人 (1件)：
井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平10-371903
公開番号（公開出願番号）：特開2000-194596
出願日： 1998年12月28日
公開日（公表日）： 2000年07月14日
要約：
【要約】【課題】 高速ページ機能を有するメモリにおいてページミスが発生した時のオーバーヘッドを軽減し、メモリへのアクセス速度を高速化できるようにする。【解決手段】 キャッシュにおけるダーティエントリのリプレースを検出してメモリコントローラ3に通知するリプレース検出・通知回路11と、当該検出信号を受けたときに、リプレースに伴う先行するアクセスの終了時にメインメモリ4のページをプリチャージする状態制御回路12とを備え、ダーティエントリのリプレースに伴う先行するアクセスの終了時に、後続のアクセスに先立ってメインメモリ4のページをあらかじめプリチャージしてアイドル状態に戻しておくことにより、後続のアクセスでは異なるページをアイドル状態からアクティブ状態に活性化するという動作だけでアクセスできるようにして、アクティブ状態であったページを一旦アイドル状態に戻すという動作を省略できるようにする。
請求項（抜粋）：
メインメモリへのアクセスを制御するメモリ制御装置であって、上記メインメモリに対するあるアクセスの終了後もそのアクセスのあったページをアクティブ状態に保つモードを有し、上記メインメモリへのアクセスがキャッシュ装置におけるダーティエントリのリプレースに伴うアクセスである場合に、先行するアクセスの終了時にそのアクセスが行われたメインメモリのページをプリチャージしてアイドル状態に戻すように制御する状態制御手段を備えたことを特徴とするメモリ制御装置。
IPC (3件)：
G06F 12/02 590
, G06F 12/08
, G11C 11/401
G06F 12/02 590 B
, G06F 12/08 B
, G11C 11/34 362 D
5B005JJ12
, 5B005KK12
, 5B005MM01
, 5B005PP03
, 5B005UU24
, 5B024AA15
, 5B024BA29
, 5B024CA15
, 5B024CA16
, 5B060AB19
