半導体集積回路及びデータ処理システム

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出願人/特許権者：
代理人 (1件)：玉村静世
公報種別：公開公報
出願番号（国際出願番号）：特願平10-185778
公開番号（公開出願番号）：特開2000-021160
出願日： 1998年07月01日
公開日（公表日）： 2000年01月21日
要約：

【要約】【課題】マルチバンクを持つメモリのファーストアクセス(その前のアクセスとワード線が相違されるリードアクセス)を高速化する。【解決手段】マルチバンク構成のメモリマクロ(5Ma〜5Md)を用いて各メモリバンクのセンスアンプにデータを保持させ、アクセスがその保持データにヒットするときは当該センスアンプがラッチするデータを出力させることによってメモリマクロのファーストアクセスを高速化する。即ち、各メモリバンクをセンスアンプキャッシュとして機能させる。このようなセンスアンプキャッシュのヒット率を更に向上させるために、アクセス制御回路(4)は、メモリマクロをアクセスした後に、その次のアドレス(所定のオフセットを加算したアドレス)を先行発行して、当該先行発行アドレスのデータを別メモリバンクのセンスアンプに先読みさせる。

請求項（抜粋）：

メモリマクロとアクセス制御回路を有し、前記メモリマクロは、バンクアドレスが夫々割当てられた複数個のメモリバンクを有し、各メモリバンクはロウアドレス信号によってワード線を選択し、選択されたワード線のメモリセルからビット線に読み出された記憶情報をラッチ可能なセンスアンプを有し、カラムアドレス信号に従ってビット線を選択し、選択したビット線をメモリマクロのデータ線に導通させるものであり、前記アクセス制御回路は、メモリバンク毎に動作させることができるコマンド及びアドレス信号の出力手段と、既に前記センスアンプにラッチされているデータを後のアクセス要求に応答して前記データ線に出力可能にするヒット判定手段と、外部からのアクセスアドレスに対するメモリマクロのアクセス制御の次に、当該外部からのアクセスアドレスに対して所定のオフセットを持つアクセスアドレスを先行発行して当該先行発行されたアドレスのデータをメモリマクロのメモリセルからセンスアンプに先読みさせるアドレス先行発行手段と、を有するものであることを特徴とする半導体集積回路。

IPC (2件)：

G11C 11/401 , G06F 12/08

FI (6件)：

G11C 11/34 371 Z , G06F 12/08 F , G06F 12/08 D , G06F 12/08 Q , G06F 12/08 N , G11C 11/34 362 H

Fターム (13件)：

5B005JJ11 , 5B005JJ13 , 5B005KK12 , 5B005MM01 , 5B005NN03 , 5B005NN22 , 5B005NN71 , 5B005TT02 , 5B005UU31 , 5B024AA15 , 5B024BA18 , 5B024BA29 , 5B024CA16

引用特許：

出願人引用 (2件)

半導体集積回路装置、半導体記憶装置およびそのための制御回路
公報種別：公開公報出願番号：特願平8-100146 出願人：三菱電機株式会社
記憶装置
公報種別：公開公報出願番号：特願平5-245724 出願人：シャープ株式会社

審査官引用 (6件)

半導体集積回路装置、半導体記憶装置およびそのための制御回路
公報種別：公開公報出願番号：特願平8-100146 出願人：三菱電機株式会社
半導体メモリ
公報種別：公開公報出願番号：特願平4-131095 出願人：株式会社東芝, 東芝マイクロエレクトロニクス株式会社
記憶装置
公報種別：公開公報出願番号：特願平5-245724 出願人：シャープ株式会社

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引用文献：

出願人引用 (1件)

"Minimizing the Page Close Penalty:Indexing Memory Banks Revisited"

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