特許
J-GLOBAL ID：200903052241795468

半導体装置および半導体装置の製造方法

発明者：
石垣 佳之

石垣 佳之 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (1件)： 宮田 金雄 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-328127
公開番号（公開出願番号）：特開平11-163166
出願日： 1997年11月28日
公開日（公表日）： 1999年06月18日
要約：
【要約】【課題】 接続抵抗を低減させ、記憶ノードの容量を増加させることによりソフトエラー耐性を向上させることができる半導体装置および半導体装置の製造方法を提供する。【解決手段】 負荷トランジスタのP+型ソース/ドレイン領域9と、ドライバトランジスタのN+型ソース/ドレイン領域8bとの接続を、直接コンタクト孔14eを介してP+型ソース/ドレイン領域引き出し配線12aとN+型ソース/ドレイン領域引き出し配線15dでおこなう。また、負荷トランジスタのドレイン領域引き出し配線と接地配線とを立体的に重ねて形成すること、および一方の記憶ノードに接続されるドライバトランジスタのドレイン領域引き出し配線と他方の記憶ノードに接続される負荷トランジスタのドレイン領域引き出し配線とを立体的に重ねて形成することにより記憶ノード蓄積電荷を構成する。
請求項（抜粋）：
少なくとも2層の配線層が接続孔を通じて電気的に接続された配線接続構造を有する半導体装置であって、主表面を有する半導体基板と、前記半導体基板の主表面に形成された、第1の不純物領域と第2の不純物領域と、前記半導体基板上に形成され、前記第1の不純物領域の表面に達する第1の貫通孔を有する第1の絶縁膜と、前記第1の絶縁膜上に形成され、前記第1の貫通孔を通じて前記第1の不純物領域に電気的に接続された第1の配線と、前記第1の配線を覆うように形成された第2の絶縁膜と、前記第2の絶縁膜上に形成された第2の配線とを備え、前記第2の配線は、前記第1の絶縁膜、前記第1の配線および前記第2の絶縁膜を貫通するように形成された第2の貫通孔を通じて、前記第2の不純物領域に電気的に接続されており、前記第1の不純物領域と前記第2の不純物領域との接続が、前記第1の配線、前記第2の配線および前記第2の不純物領域を前記第2の貫通孔内で接続することによってなされており、前記第1の配線と前記第2の配線のいずれか一方の配線が多結晶シリコン膜であることを特徴とする半導体装置。
IPC (5件)：
H01L 21/8244 ,  H01L 27/11 ,  H01L 21/768 ,  H01L 21/8234 ,  H01L 27/088
FI (3件)：
H01L 27/10 381 ,  H01L 21/90 C ,  H01L 27/08 102 H
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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