特許
J-GLOBAL ID：200903052306777233
記憶制御装置及びその制御方法
発明者：
,
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出願人/特許権者：
代理人 (2件)：
稲葉 良幸
, 大賀 眞司
公報種別：公開公報
出願番号（国際出願番号）：特願2007-142426
公開番号（公開出願番号）：特開2008-299434
出願日： 2007年05月29日
公開日（公表日）： 2008年12月11日
要約：
【課題】コントローラ間の負荷の偏り等に起因するデータ入出力処理性能の劣化を有効かつ簡易に防止し得る記憶制御装置及びその制御方法を提案する。【解決手段】記憶装置が提供する記憶領域上に作成した論理ボリュームをホスト計算機に提供すると共に、当該論理ボリュームに対するデータの入出力を制御する記憶制御装置及びその制御方法において、論理ボリュームに対するデータの入出力を制御する各制御部の負荷状況を監視し、各制御部の負荷を均等化するように、論理ボリュームの担当を他の制御部に切り替えるようにした。【選択図】図11
請求項（抜粋）：
記憶装置が提供する記憶領域上にデータを入出力するための論理的な領域でなる複数の論理ボリュームを作成し、作成した前記論理ボリュームをホスト計算機に提供すると共に、前記ホスト計算機からの要求に応じて、前記論理ボリュームに対するデータの入出力を制御する記憶制御装置において、
それぞれ自己が担当する前記論理ボリュームに対するデータの入出力を制御する複数の制御部と、
各前記制御部の負荷状況を監視する負荷監視部と、
前記負荷監視部の監視結果に基づいて、各前記制御部の負荷を均等化するように、前記論理ボリュームの担当を他の前記制御部に切り替える切替え部と
を備えることを特徴とする記憶制御装置。
IPC (1件)：
FI (1件)：
Fターム (3件)：
5B065BA01
, 5B065CA04
, 5B065EA33
出願人引用 (2件)
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記憶サブシステム
公報種別：公開公報
出願番号：特願平7-300967
出願人：株式会社日立製作所
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記憶サブシステム
公報種別：公開公報
出願番号：特願平10-118127
出願人：株式会社日立製作所
審査官引用 (6件)
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