特許
J-GLOBAL ID：200903052529491994

並列スタツフ同期方式

発明者：
笈川 浩

笈川 浩 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (1件)： 吉田 研二 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-099998
公開番号（公開出願番号）：特開平5-145509
出願日： 1992年04月20日
公開日（公表日）： 1993年06月11日
要約：
【要約】【目的】 高速信号を同期化する場合でも、低速動作をする素子により構成し、消費電力を小さく、回路設計上の裕度も改善されるスタッフ同期方式を得る。【構成】 送信側では、位相比較手段2による記憶手段42への書き込み位相と読み出し位相の比較結果から、読み出し制御手段43により、可変分周器44を制御し、入力信号aを書き込んだ記憶手段42より、並列の同期化出力信号cのそれぞれに同一の出力タイミングで必要なビットを、ビット順序を保って同時に読み出すように構成した。一方、受信側では、書き込み制御手段により、書き込み手段を制御し、同一の入力タイミングでのそれぞれの並列同期化入力信号dのうち、必要なビットを、ビット順序を保って、同時に記憶手段に書き込むように構成した。そのため、各構成素子には低速動作をさせたまま、高速信号の同期化が可能である。
請求項（抜粋）：
デジタル信号にスタッフビットを付加することにより、前記デジタル信号を前記デジタル信号と独立のクロックに同期化して同期化信号を得、前記同期化信号を送信する送信側と、前記同期化信号を受信して、元の前記デジタル信号を再生する受信側と、を有するスタッフ同期方式において、前記送信側は、前記デジタル信号を一時的に蓄える送信側記憶手段と、前記記憶手段に前記デジタル信号を順次書き込む送信側書き込み手段と、前記記憶手段から複数ビットの前記デジタル信号を同時に読み出す送信側読み出し手段と、前記記憶手段への書き込みタイミングと、前記記憶手段からの読み出しタイミングとを比較し、その比較結果に基づき前記送信側読み出し手段の読み出しアドレスを調整することにより、スタッフビットの挿入を制御する読み出し制御手段と、を備え、前記送信側読み出し手段から並列の同期化信号を出力し、前記受信側は、前記並列の同期化信号を一時的に蓄える受信側記憶手段と、前記並列の同期化信号から、スタッフビット以外の複数の情報ビットを前記記憶手段に同時に書き込む受信側書き込み手段と、前記記憶手段から、書き込まれた前記情報ビットを順次読み出す受信側読み出し手段と、前記並列の同期化信号から、書き込まれるべきビットと、削除すべきビットとを判定し、前記受信側書き込み手段を制御する書き込み制御手段と、を備え、前記受信側読み出し手段から前記送信側に入力したデジタル信号を出力することを特徴とする並列型スタッフ同期方式。
引用特許：
審査官引用 (3件)

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